CN112234062A - 一种反熔丝一次性可编程存储单元 - Google Patents

一种反熔丝一次性可编程存储单元 Download PDF

Info

Publication number
CN112234062A
CN112234062A CN202011091079.5A CN202011091079A CN112234062A CN 112234062 A CN112234062 A CN 112234062A CN 202011091079 A CN202011091079 A CN 202011091079A CN 112234062 A CN112234062 A CN 112234062A
Authority
CN
China
Prior art keywords
antifuse
high voltage
gate dielectric
dielectric layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011091079.5A
Other languages
English (en)
Other versions
CN112234062B (zh
Inventor
李立
王志刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Chuangfeixin Technology Co Ltd
Original Assignee
Zhuhai Chuangfeixin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Chuangfeixin Technology Co Ltd filed Critical Zhuhai Chuangfeixin Technology Co Ltd
Publication of CN112234062A publication Critical patent/CN112234062A/zh
Application granted granted Critical
Publication of CN112234062B publication Critical patent/CN112234062B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/367—Gate dielectric programmed, e.g. different thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开提供一种反熔丝OTP存储器位单元，其包括反熔丝电容器和金属氧化物半导体场效应晶体管(mosfet)。mosfet是被实现为编程或存取反熔丝电容器的选择晶体管。一种新型的存储单员可以具有混合结构：低电压栅极介电层和高电压结，以改善编程良率。提供一种新型的选择晶体管，其包括高电压栅极电介质层和低电压结，用于高电压编程和实现更小的硅面积。

Description

一种反熔丝一次性可编程存储单元
本申请要求于2020年2月12日提交美国专利局、申请号为16789230、发明名称为“Novel antifuse OTP structures with hybrid devices and hybrid junctions具有混合器件和混合结的新型反熔丝OTP结构”的美国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体存储器的技术领域，尤其涉及一次性可编程(otp)存储器。
背景技术
嵌入式非易失性存储器(ENVM)技术已被采用在诸如后硅验证，存储器修复，在线现场试验和安全id存储之类的应用场景。ENVM也是用于自我修复应用的关键组件，其中关于时间相关的故障机制(诸如电路老化)的信息必须在系统断电周期期间被保留。反熔丝一次可编程(AF-OTP)NVM存储器已被广泛用于标准逻辑过程中的存储器修复。
反熔丝在本机未编程状态下是不导电的，并且在被编程时变得导电，因此被称为反熔丝。在集成电路中，反熔丝通常由夹在两个导体之间的薄介电层构成。为了编程反熔丝，在两个导体之间施加高电压。这导致薄介电层的物理和永久击穿以及两个导体之间的电流传导路径的形成。因此，反熔丝可以用作存储器元件。反熔丝的编程状态表示数据"1"和未编程状态"0"，反之亦然。一旦被编程，反熔丝存储器就不能恢复到未编程状态，即，它是一次性可编程(otp)存储器。即使在电源被关闭之后，反熔丝也保持导电或不导电状态，从而使数据非易失性。因此，反熔丝存储器是非易失性otp存储器。
为了提供高电压来变成反熔丝电容器，选择晶体管通常被构建为具有高电压结。然而，由于需要更宽的沟道长度和宽度，具有高电压结的晶体管将花费更多的硅面积，并且更多的硅面积将造成成本的提高。另一方面，反熔丝电容器通常用较薄的栅极电介质结构以实现更容易的编程，并且低电压结通常与其低电压器件一起应用。然而，低电压结可能影响编程良率。
因此需要具有高结构简单性，高集成度和高编程良率的反熔丝otp存储器单元。
发明内容
鉴于上文，本发明公开提供一种反熔丝OTP存储器位单元，其包括反熔丝电容器和金属氧化物半导体场效应晶体管(mosfet)。mosfet是被实现为编程或存取反熔丝电容器的选择晶体管。一种新型的存储单员可以具有混合结构：低电压栅极介电层和高电压结，以改善编程良率。提供一种新型的选择晶体管，其包括高电压栅极电介质层和低电压结，用于高电压编程和实现更小的硅面积。
在一般方面，本发明涉及一种反熔丝一次性可编程存储单元，其包括衬底，形成在衬底上的选择晶体管，以及形成在衬底上的反熔丝电容器。选择晶体管包括形成在衬底上的第一栅极介电层，形成在栅极介电层上的第一栅极，形成在衬底中的第一高压结和形成在衬底中的第二高压结。选择晶体管的源极和漏极由第一高电压结和第二高电压结形成。反熔丝电容器包括形成在衬底上的第二栅极电介质层，形成在栅极电介质层上的第二栅极，形成在衬底中的第三高电压结和形成在衬底中的第四高电压结。反熔丝电容器的源极和漏极分别由第三高电压结和第四高电压结形成。
反熔丝一次性可编程存储单元的实施方式可以包括以下中的一个或多个。反熔丝电容器的第三高电压结和第四高电压结可以电连接。第一高压结或第二高压结或第三高电压结或第四高电压结可以具有高于3.3伏的阈值结击穿电压。第一高压结或第二高压结或第三高电压结或第四高电压结可以具有高于5伏的阈值结击穿电压。第二高压结和第三高电压结可以电连接。第一高电压结可以包括在比远离第一栅极介电层的第二掺杂区更低的掺杂水平下与第一栅极介电层相邻的第一掺杂区。第二高电压结可以包括在比远离第二栅极介电层的第二掺杂区更低的掺杂水平下与第二栅极介电层相邻的第一掺杂区。第三高电压结可以包括在比远离第一栅极介电层的第二掺杂区更低的掺杂水平下与第一栅极介电层相邻的第一掺杂区。第四高电压结可以包括在比远离第二栅极介电层的第二掺杂区更低的掺杂水平下与第二栅极介电层相邻的第一掺杂区。
在另一个一般方面，本发明涉及一种反熔丝一次性可编程存储单元，其包括衬底；形成在衬底上的选择晶体管；以及形成在衬底上的反熔丝电容器。选择晶体管包括形成在衬底上的第一栅极介电层，形成在栅极介电层上的第一栅极，形成在衬底中的第一低电压结和形成在衬底中的第二低电压结，其中用于选择晶体管的源极和漏极由第一低电压结和第二低电压结形成。形成在衬底上的反熔丝电容器包括：形成在衬底上的第二栅极介电层，形成在栅极介电层上的第二栅极，形成在衬底中的第一高压结和形成在衬底中的第二高压结，其中用于反熔丝电容器的源极和漏极分别由第一高压结和第二高压结形成。
系统的实现可以包括以下中的一个或多个。反熔丝电容器的第一高压结和第二高压结可以由衬底中的沟道隔开。反熔丝电容器的第一高压结和第二高压结可以电连接。第一高压结或第二高压结或第三高电压结或第四高电压结可以具有高于3.3伏的阈值结击穿电压。第一高压结或第二高压结或第三高电压结或第四高电压结可以具有高于5伏的阈值结击穿电压。第一低电压结或第二低电压结可以具有低于3.2伏的阈值结击穿电压。第一高电压结可以在比远离第一栅极介电层的第二掺杂区更低的掺杂水平下包括与第一栅极介电层相邻的第一掺杂区。第二高电压结可以包括在比远离第二栅极介电层的第二掺杂区更低的掺杂水平下与第二栅极介电层相邻的第一掺杂区。第三高电压结可以包括在比远离第一栅极介电层的第二掺杂区低的掺杂水平下与第一栅极介电层相邻的第一掺杂区。第四高电压结可以包括与第二栅极介电层相邻的位于比远离第二栅极介电层的第二掺杂区更低的掺杂水平的第一掺杂区。阈值和其他方面，它们的实施方式和其他特征见附图，说明书和权利要求书中详细描述。
附图说明
为了说明本发明的技术方案，附图中简要描述的实施例需要用于描述实施例。显然，以下附图仅描述了本发明的示例。对于本领域的技术人员，也可以根据这些附图获得其它附图，而没有任何创造性的工作。
图1a是根据本发明的一些实施例的具有混合反熔丝电容器和选择晶体管的反熔丝otp存储器单元的截面图；
图1b是图1a中所示的反熔丝otp存储器单元的示意性平面图；
图1c是构建图1a中所示的反熔丝otp存储器单元的过程流程图；
图2a是与图1a中的反熔丝otp存储器单元相关的另一反熔丝otp存储器单元的截面图；
图2b是图2a中所示的反熔丝otp存储器单元的示意性平面图；
图3a是根据本发明的一些实施例的具有混合反熔丝电容器和混合选择晶体管的反熔丝otp存储器单元的截面图；
图3b是图3a中所示的反熔丝otp存储器单元的示意性平面图；
图3c是构建图3a中所示的反熔丝otp存储器单元的过程流程图；
图4a是与图3a中的反熔丝otp存储器单元相关的另一反熔丝otp存储器单元的截面图；
图4b是图4a中所示的反熔丝otp存储器单元的示意性平面图。
具体实施方式
在本发明的实施例中参照附图描述本发明的实施例中的技术方案。
在一些实施例中，反熔丝otp存储器使用金属氧化物半导体(mos)电容器作为反熔丝元件。Mos电容器连接到称为选择晶体管的存取装置，通常为金属氧化物半导体场效应晶体管(mosfet)以形成单晶体管一电容器(1t1c)反熔丝存储器位单元。参考图1a-1b，反熔丝otp存储器单元100包括选择晶体管110和反熔丝电容器120。选择晶体管110包括在衬底105上的栅极电介质116上的栅极115。
反熔丝电容器120包括位于衬底105上的栅极电介质126上的栅极125，选择晶体管110的结(例如，源极或漏极)分别由轻掺杂区111，112和深掺杂区113，114形成，两个结在衬底105中分离。
反熔丝电容器120的结(例如源极或漏极)分别由轻掺杂区121，122和深掺杂区123，124形成反熔丝电容器120的掺杂区域122，123和掺杂区域121，124分别形成的结由沟道130隔开，并且不连接在衬底105中(与下面的图2a和2b中描述的示例相比))。
通过在两个掺杂工艺之间施加间隔结构117，127，在沟道的两侧上形成轻掺杂区111，112和121，122和深掺杂区113，114和123，124的组合。
选择晶体管110和反熔丝电容器120的源极/漏极和栅极115，125具有相同的导电类型。晶体管沟道区(即，栅极电介质下方的硅衬底105)具有相反的导电类型。在选择晶体管110中，例如，如果由掺杂区域111，114和掺杂区域112，113分别形成的栅极115和源极/漏极是n型，则栅极电介质116下方的衬底105的区域是p型。因此，源极/漏极区与反向掺杂硅衬底105形成pn结。类似地，对于反熔丝电容器120，如果由掺杂区121，124和122，123分别形成的栅极125和源极/漏极是n型，则栅极电介质126下面的衬底105的区域是p型。
掺杂区111，112和121，122是轻掺杂的，其中掺杂剂水平的导电浓度可以在3x1017～1x1019原子/cm-3的范围内。在沟道的两侧上形成的掺杂区113，114和123，124被深掺杂，其中掺杂剂水平的电活性浓度可以高于2x1019原子/cm-3。
掺杂区113，112连接，并且它们是导电的。类似地，掺杂区111，114，124和121被连接，并且它们是导电的。掺杂区122，123也连接。在反熔丝编程期间，在栅极115上施加电压以导通选择晶体管110，即，在栅极电介质116下方的衬底105中形成导电沟道，同时，将编程电压施加到掺杂区域113。通过栅极电介质116下方的导电路径，编程电压实际上被施加在栅极电介质126上以引起电介质击穿。将在栅极125和掺杂区124之间测量低电阻。
选择晶体管110中的栅极115和栅极电介质116支持用于高编程良率的高电压器件。掺杂区111/114和112/113形成用于hv结的结击穿阈值电压可以高于3.3v或高于5v，这取决于器件的技术节点。
本发明的一个重要方面是，虽然反熔丝电容器120中的栅极125和栅极电介质126支持低电压器件，但是掺杂区域122/123和121/124与用于反熔丝电容器120的衬底105形成hv结。取决于器件的技术节点，hv结的结击穿阈值电压可以高于3.3v或高于5v。低电压栅极介电层(即，lv器件)和高电压结的组合使得反熔丝电容器120能够具有改进的编程良率。
由于针对反熔丝电容器120和选择晶体管110两者形成hv结，所以可以组合深掺杂区域114和124以简化结构和过程。因此，由用于选择晶体管110的掺杂区111，114和由用于反熔丝电容器120的掺杂区121，124形成的hv结形成的hv结导电连接。
为了使晶体管正常工作，结偏置需要低于结击穿电压。对于低电压晶体管，可以使用更浅和更陡的结而不引起击穿。因此，设备可以具有更好的短信道行为。这种结的形成需要较浅的注入，较低的温度和较短的退火。对于高压晶体管，避免可能导致击穿的峰值结电场是关键的；因此必须相应地调整结轮廓。为了避免在结处引入非常高的峰值场，优选更渐进的结掺杂分布。这通常意味着更深的注入，更长的(可能是多个)退火步骤。因此，这种结可以处理较高的偏置电压。
参考图1c，构建单晶体管单电容器(1t1c)反熔丝otp存储器单元100的工艺可以包括以下步骤。首先，在衬底上为反熔丝电容器形成薄栅极介电层，并为选择晶体管形成厚栅极介电层(步骤180)，然后，在基板上为反熔丝电容器和选择晶体管形成栅极电介质和栅极堆叠图案(步骤182)。为反熔丝电容器形成结的轻掺杂区并为选择晶体管形成结的轻掺杂区(步骤184)。在反熔丝电容器和选择晶体管栅极叠层周围建立间隔件(步骤186)。最后，在使用掩模时，为反熔丝电容器形成结的深掺杂区并为选择晶体管形成结的深掺杂区(步骤188)。
在本申请的一些实施例中，构建单晶体管单电容器(1t1c)反熔丝otp存储器单元100的工艺还可以包括以下步骤。在衬底上形成栅极介电层(步骤180)。然后为反熔丝电容器和衬底上的选择晶体管产生栅极电介质和栅极图案(步骤182)。这些可以使用掩模和蚀刻技术来实现。在衬底上形成用于反熔丝电容器的薄栅极电介质层，并且在衬底上分别形成用于选择晶体管的较厚栅极电介质层。然后，在栅极介电层的顶部上形成栅极堆叠。反熔丝电容器和选择晶体管通过掩蔽和蚀刻来定义。通过在两个掺杂工艺之间施加间隔件结构117，127来形成轻掺杂区和深掺杂区的组合。
用于反熔丝电容器120的相对浅的掺杂区域(例如，图1a和1b中的111，121)和用于选择晶体管110的相对浅的掺杂区域(例如，图1a和1b中的112，122)通过单个掩模和离子注入或单独的掩模和离子注入形成(步骤184)。此外，可以在掺杂剂注入工艺之后添加退火步骤。
接着，在反熔丝电容器堆叠和选择晶体管栅极堆叠周围建立间隔件(步骤186)。用于选择晶体管110的深掺杂区113，114(图1a和图1b)以及用于反熔丝电容器120的深掺杂区123，124(图1a和图1b)在掩蔽工艺和离子注入中形成(步骤188)。
上述仅用作用于构建图1a-1b中所示的反熔丝otp存储单元的关键工艺步骤的示例，可以在上述处理步骤之间包括附加的处理步骤，并且在上述用于构建整个装置的处理步骤之前和之后需要其他处理步骤。例如，在步骤182-188中，可以通过离子注入形成源极和漏极结。
在一些实施例中，参考图2a和2b，反熔丝otp存储器单元200包括选择晶体管110和反熔丝电容器120以及相关联的组件，类似于如上所述的反熔丝otp存储器单元100。反熔丝otp存储单元100的差异在于，反熔丝otp存储单元200中的轻掺杂区域121，122被电连接，而不是被通道分隔开。
反熔丝在本机未编程状态下是不导电的，并且在被编程时变得导电。通常，在反熔丝电容器上，例如在深掺杂区域123与栅极125之间施加电压，测量电流以确定反熔丝存储器单元是否被编程。然而，如果轻掺杂区121和122未连接在栅极氧化物126下方的衬底105中(即，由图1a中的沟道130分开)，则部分电流将通过图1a中所示的沟道130泄漏到衬底105中；电流测量将不稳定。通过合并掺杂区域121和122，阻挡到衬底105中的电流泄漏路径，并且可以有效地减小电流测量噪声。
在一些实施例中，参考图3a-3b，反熔丝otp存储器单元300包括选择晶体管310和反熔丝电容器03202。选择晶体管310包括在衬底305上的栅极电介质316上的栅极315。
反熔丝电容器320包括在衬底305上的栅极电介质326上的栅极325。选择晶体管310的结(例如，源极或漏极)分别由轻掺杂区311，312和深掺杂区313，314形成。两个结在衬底305中分离。
反熔丝电容器320的结(例如源极或漏极)分别由轻掺杂区321，322和深掺杂区323，324形成。反熔丝电容器320的结(分别由掺杂区322，323和掺杂区321，324形成)被沟道330隔开，并且不连接在衬底305中(与下面的图4a和4b中描述的示例相反))。
通过在两个掺杂工艺之间施加间隔结构317，327，在沟道的两侧上形成轻掺杂区311，312和321，322和深掺杂区313，314和323，324的组合。
选择晶体管310和反熔丝电容器320的源极/漏极和栅极315，325具有相同的导电类型。晶体管沟道区(即，栅极电介质下方的硅衬底305)具有相反的导电类型。在选择晶体管310中，例如，如果由掺杂区域311，314和掺杂区域312，313分别形成的栅极315和源极/漏极是n型，则栅极电介质316下方的衬底305的区域是p型。因此，源极/漏极区域与反向掺杂的硅衬底305形成pn结。类似地，对于反熔丝电容器320，如果由掺杂区域321，324和322，323分别形成的栅极325和源极/漏极是n型，则栅极电介质326下方的衬底305的区域是p型。
掺杂区311，312和321，322是轻掺杂的，其中掺杂剂水平的导电浓度可以在3x1017～1x1019原子/cm-3的范围内。在沟道的两侧上形成的掺杂区313，314和323，324被深度掺杂，其中掺杂剂水平的电活性浓度可以高于2x1019原子/cm-3
掺杂区313，312连接，并且它们是导电的。类似地，掺杂区域311，314，324和321被连接，并且它们是导电的。掺杂区322，323也连接。在反熔丝编程期间，在栅极315上施加电压以接通选择晶体管310，即，在栅极电介质316下方的衬底305中形成导电沟道。同时，将编程电压施加到掺杂区域3132。通过栅极电介质316下方的导电路径，将编程电压实际施加在栅极电介质326上以引起电介质击穿。将在栅极325与掺杂区324之间或在栅极325与掺杂区323之间测量低电阻。
选择晶体管310中的栅极315和栅极电介质316支持用于高编程良率的高电压器件。掺杂区311/314和312/313形成与选择晶体管310的衬底305的低电压(lv)结，这些低电压结可以减小反熔丝otp存储器单元300的脚纹，lv结的击穿阈值电压可以低于3.2v，或者低于3.3v，这取决于器件的技术节点。
反熔丝otp存储器单元300的一个重要方面是它包括具有低压器件和高电压结的混合反熔丝电容器和具有高电压器件和低电压结的混合选择晶体管。与反熔丝otp存储器单元100(图1a和图1b)相比，具有低电压结的选择晶体管310可有效地减小存储器单元面积并增加存储器密度。
参考图3c，构建单晶体管单电容器(1t1c)反熔丝otp存储器单元300的过程可以包括以下步骤。首先，在衬底上为反熔丝电容器形成薄栅极介电层，并为选择晶体管形成厚栅极介电层(步骤380)，然后，在基板上为反熔丝电容器和选择晶体管形成栅极电介质和栅极堆叠图案(步骤382)。为反熔丝电容器形成结的轻掺杂区并为选择晶体管形成结的轻掺杂区(步骤384)。在反熔丝电容器和选择晶体管栅极叠层周围建立间隔件(步骤386)。最后，在使用掩模时，为反熔丝电容器形成结的深掺杂区并为选择晶体管形成结的深掺杂区(步骤388)。
在本申请的一些实施例中，构建单晶体管单电容器(1t1c)反熔丝otp存储器单元100的工艺还可以包括以下步骤。首先，在衬底上形成用于反熔丝电容器的薄栅极电介质层和用于选择晶体管的厚栅极电介质层(步骤380)。然后为反熔丝电容器和衬底上的选择晶体管产生栅极电介质和栅极堆叠图案(步骤382)。这些可以使用掩模和蚀刻技术来实现。在衬底上形成用于反熔丝电容器的薄栅极电介质层，并且在衬底上分别形成用于选择晶体管的较厚栅极电介质层。然后，在栅极介电层的顶部上形成栅极堆叠。反熔丝电容器和选择晶体管通过掩蔽和蚀刻来定义。通过在两个掺杂工艺之间施加间隔件结构317，327来形成轻掺杂区和深掺杂区的组合。
用于反熔丝电容器320的相对浅的掺杂区域(例如，图3a和3b中的311，321)和用于选择晶体管310的相对浅的掺杂区域(例如，图3a和3b中的312，322)通过单个掩模和离子注入或单独的掩模和离子注入形成(步骤384)。此外，可以在掺杂剂注入工艺之后添加退火步骤。
接着，在反熔丝电容器堆叠和选择晶体管栅极堆叠周围建立间隔件(步骤386)。用于选择晶体管310的深掺杂区域313，314(图3a和图3b)以及反熔丝电容器320的深掺杂区域323，324(图3a和图3b)在掩蔽工艺和离子注入中形成(步骤388))。
上述仅用作用于构建图3a-3b中所示的反熔丝otp存储单元的关键工艺步骤的示例，可以在上述处理步骤之间包括附加的处理步骤，并且在上述用于构建整个装置的处理步骤之前和之后需要其他处理步骤。例如，在步骤382-388中，可以通过离子注入形成源极和漏极结。
用于反熔丝电容器320的相对浅的掺杂区域(例如，图3a和3b中的311，321)和用于选择晶体管310的相对浅的掺杂区域(例如，图3a和3b中的312，322)通过单个掩模和离子注入或单独的掩模和离子注入形成(步骤384)。此外，可以在掺杂剂注入工艺之后添加退火步骤。
接着，在反熔丝电容器堆叠和选择晶体管栅极堆叠周围建立间隔件(步骤386)。用于选择晶体管310的深掺杂区域313，314(图3a和图3b)以及反熔丝电容器320的深掺杂区域323，324(图3a和图3b)在掩蔽工艺和离子注入中形成(步骤388))。
上述仅用作用于构建图3a-3b中所示的反熔丝otp存储单元的关键工艺步骤的示例，可以在上述处理步骤之间包括附加的处理步骤，并且在上述用于构建整个装置的处理步骤之前和之后需要其他处理步骤。例如，在步骤382-388中，可以通过离子注入形成源极和漏极结。
以上对所公开的实施例的描述使得本领域技术人员能够实现或使用本发明。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且在不脱离本发明的精神或范围的情况下，本文中定义的一般原理可以应用于其他实施例。因此，本发明将不限于本文中所展示的实施例，而是将符合与本文中所揭示的原理及新颖特征一致的最广范围。

Claims (20)

1.一种反熔丝一次性可编程存储单元，其特征在于，包括：
一种衬底；
在所述衬底上形成的选择晶体管：
形成于所述衬底上的第一栅极介电层；
形成于所述栅极介电层上的第一栅极；
第一高压结，形成在所述衬底中；
以及第二高压结，形成在所述衬底中，
其中，所述选择晶体管的源极和漏极由所述第一高压结和所述第二高压结形成；以及
反熔丝电容器，所述反熔丝电容器形成在所述衬底上，：
形成于所述衬底上的第二栅极介电层，形成于所述栅极介电层上的第二栅极；
形成于所述衬底中的第三高电压结；以及形成于所述衬底中的第四高电压结，
其中所述反熔丝电容器的源极和漏极分别由所述第三高电压结和所述第四高电压结形成。
2.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述反熔丝电容器的所述第三高电压结和所述第四高电压结由所述衬底中的沟道隔开。
3.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述反熔丝电容器的所述第三高电压结和所述第四高电压结电连接。
4.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一高压结或所述第二高压结或所述第三高压结或所述第四高压结具有高于3.3伏的阈值结击穿电压。
5.根据权利要求4所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一高压结或所述第二高压结或所述第三高压结或所述第四高压结具有高于5伏的阈值结击穿电压。
6.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第二高压结和所述第三高压结电连接。
7.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一高电压结包括在比远离第一栅极介电层的第二掺杂区更低的掺杂水平下与第一栅极介电层相邻的第一掺杂区。
8.如权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，所述第二高压结包括与所述第二栅极介电层相邻的第一掺杂区，所述第一掺杂区在比远离所述第二栅极介电层的第二掺杂区低的掺杂水平下邻近所述第二栅极介电层。
9.如权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，所述第三高电压结包括与所述第一栅极介电层相邻的第一掺杂区，所述第一掺杂区在比远离所述第一栅极介电层的第二掺杂区低的掺杂水平下邻近所述第一栅极介电层。
10.根据权利要求1所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第四高电压结包括在比远离所述第二栅极介电层的第二掺杂区低的掺杂水平下与所述第二栅极介电层相邻的第一掺杂区。
11.一种反熔丝一次性可编程存储单元，其特征在于，包括：
衬底；
在所述衬底上形成的选择晶体管，：
形成于所述衬底上的第一栅极介电层；形成于所述栅极介电层上的第一栅极；
第一低压结，形成在所述衬底中；以及第二低压结，形成在所述衬底中，
其中所述选择晶体管的源极和漏极由所述第一低电压结和所述第二低电压结形成；以及反熔丝电容器，所述反熔丝电容器形成在所述衬底上，：
形成于所述衬底上的第二栅极介电层；形成于所述栅极介电层上的第二栅极；
第一高压结，形成在所述衬底中；以及第二高压结，形成在所述衬底中，
其中所述反熔丝电容器的源极和漏极分别由所述第一高压结和所述第二高压结形成。
12.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述反熔丝电容器的所述第一高压结和所述第二高压结由所述衬底中的沟道隔开。
13.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述反熔丝电容器的所述第一高压结和所述第二高压结电连接。
14.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中在所述第一高压结或所述第二高压结或所述第三高压结或所述第四高压结中具有高于3.3伏的阈值结击穿电压。
15.根据权利要求14所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一高压结或所述第二高压结或所述第三高压结或所述第四高压结具有高于5伏的阈值结击穿电压。
16.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一低电压结或所述第二低电压结具有低于3.2伏的阈值结击穿电压。
17.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第一高电压结包括在比远离所述第一栅极电介质层的第二掺杂区低的掺杂水平下与所述第一栅极电介质层相邻的第一掺杂区。
18.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第二高压结包括在比远离所述第二栅极介电层的第二掺杂区低的掺杂水平下与所述第二栅极介电层相邻的第一掺杂区。
19.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第三高电压结包括在比远离所述第一栅极介电层的第二掺杂区低的掺杂水平下与所述第一栅极介电层相邻的第一掺杂区。
20.根据权利要求11所述的反熔丝一次性可编程存储单元，其特征在于，其中所述第四高电压结包括在比远离所述第二栅极介电层的第二掺杂区低的掺杂水平下与所述第二栅极介电层相邻的第一掺杂区。
CN202011091079.5A 2020-02-12 2020-10-13 一种反熔丝一次性可编程存储单元 Active CN112234062B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/789,230 US11158641B2 (en) 2020-02-12 2020-02-12 Antifuse OTP structures with hybrid devices and hybrid junctions
US16/789,230 2020-02-12

Publications (2)

Publication Number Publication Date
CN112234062A true CN112234062A (zh) 2021-01-15
CN112234062B CN112234062B (zh) 2024-05-24

Family

ID=74112440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011091079.5A Active CN112234062B (zh) 2020-02-12 2020-10-13 一种反熔丝一次性可编程存储单元

Country Status (2)

Country Link
US (1) US11158641B2 (zh)
CN (1) CN112234062B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070008800A1 (en) * 2005-06-28 2007-01-11 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US20090250726A1 (en) * 2008-04-04 2009-10-08 Sidense Corp. Low vt antifuse device
US20100165699A1 (en) * 2008-12-30 2010-07-01 Zhanping Chen Antifuse programmable memory array
CN102612717A (zh) * 2009-10-30 2012-07-25 赛鼎矽公司 双阱沟道分裂otp存储单元
CN104078465A (zh) * 2013-03-28 2014-10-01 力旺电子股份有限公司 非易失性存储器单元与读取的方法
CN104979353A (zh) * 2014-04-02 2015-10-14 力旺电子股份有限公司 反熔丝单次可编程存储单元以及存储器的操作方法
US20170053926A1 (en) * 2015-08-18 2017-02-23 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109493908A (zh) * 2017-09-12 2019-03-19 力旺电子股份有限公司 非易失性存储器胞的编程方法
CN110459257A (zh) * 2019-08-19 2019-11-15 珠海创飞芯科技有限公司 Otp嵌入式存储器及其编程方法、读取方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
EP1436815B1 (en) 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
KR101144218B1 (ko) 2004-05-06 2012-05-10 싸이던스 코포레이션 분리 채널 안티퓨즈 어레이 구조
CN104681558B (zh) 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070008800A1 (en) * 2005-06-28 2007-01-11 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US20090250726A1 (en) * 2008-04-04 2009-10-08 Sidense Corp. Low vt antifuse device
US20100165699A1 (en) * 2008-12-30 2010-07-01 Zhanping Chen Antifuse programmable memory array
CN102612717A (zh) * 2009-10-30 2012-07-25 赛鼎矽公司 双阱沟道分裂otp存储单元
CN104078465A (zh) * 2013-03-28 2014-10-01 力旺电子股份有限公司 非易失性存储器单元与读取的方法
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
CN104979353A (zh) * 2014-04-02 2015-10-14 力旺电子股份有限公司 反熔丝单次可编程存储单元以及存储器的操作方法
US20170053926A1 (en) * 2015-08-18 2017-02-23 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN109493908A (zh) * 2017-09-12 2019-03-19 力旺电子股份有限公司 非易失性存储器胞的编程方法
CN110459257A (zh) * 2019-08-19 2019-11-15 珠海创飞芯科技有限公司 Otp嵌入式存储器及其编程方法、读取方法

Also Published As

Publication number Publication date
US11158641B2 (en) 2021-10-26
CN112234062B (zh) 2024-05-24
US20210249425A1 (en) 2021-08-12

Similar Documents

Publication Publication Date Title
CN112635468B (zh) 一种反熔丝一次性可编程存储单元
CN112234061B (zh) 一种反熔丝一次性可编程存储单元
TWI493555B (zh) 電子系統、反熔絲記憶體元件及其提供方法
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
US5646438A (en) Programmable semiconductor memory
US8283731B2 (en) One-time programmable memory
WO2003034331A1 (en) Smart card having a memory using a ultra-thin dielectric
US20140138777A1 (en) Integrated circuit device and method for making same
US8546222B1 (en) Electrically erasable programmable non-volatile memory
CN112234063B (zh) 一种反熔丝一次性可编程存储单元
US8208312B1 (en) Non-volatile memory element integratable with standard CMOS circuitry
US8470645B2 (en) Method for manufacturing an antifuse memory cell
US8344440B2 (en) Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times
KR101958518B1 (ko) 프로그래밍의 신뢰성이 개선된 otp 셀
CN112234062B (zh) 一种反熔丝一次性可编程存储单元
JP2011119640A (ja) 半導体装置およびその製造方法
US9406397B1 (en) Anti-fuse non-volatile semiconductor memory
US9941017B1 (en) Antifuse one-time programmable semiconductor memory
US8765550B2 (en) N-channel erasable programmable non-volatile memory
KR100773399B1 (ko) 반도체 소자 및 그 형성 방법
CN112447733A (zh) 存储器、反熔丝存储单元及其制造方法
JP3506668B2 (ja) 読み出し専用不揮発性メモリの製造方法
CN117939887A (zh) 反熔丝一次可编程存储器及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant