JP2011119640A - 半導体装置およびその製造方法 - Google Patents

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憲一 日高
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卓司 大沼
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Abstract

【課題】トランジスタの性能を良好にするとともに、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。
【解決手段】アンチヒューズ素子１９０として機能するＮＭＯＳトランジスタにおいて、Ｎ型チャネル領域１１２ａが設けられている。また、通常のＮＭＯＳトランジスタ１９４には、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられているが、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられない。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、とくに、アンチヒューズ素子を含む半導体装置およびその製造方法に関する。
情報をプログラムするための素子として、ゲート絶縁膜破壊型のアンチヒューズ素子が知られている。このようなアンチヒューズ素子では、プログラム方法として、ゲート電極に電圧を印加して、ゲート絶縁膜を破壊してゲート電極とソース・ドレインとを導通させることにより書込を行う。
特許文献１（米国特許公報第７２７７３４７号明細書）には、Ｎウェル中に形成されたＮＭＯＳ構造をアンチヒューズとして用いた構成が記載されている。
また、特許文献２（特開２００８−９８４６６号公報）には、溝型トランジスタのソースドレイン領域となるＮ−拡散層領域と、アンチヒューズのゲート直下のチャネル領域のＮ−拡散層領域とを同時に形成する構成が記載されている。アンチヒューズのゲート直下にＮ−拡散層領域を形成することで、低い書き込み電圧による書き込みにおいても、ゲート電極とソースドレイン拡散層との電気接続が安定する、と記載されている。
また、特許文献３（特開２００４−１１１９５７号公報）には、アンチヒューズのチャネル領域に窒素注入を行う構成が記載されている。これにより、半導体基板上の低プログラミング電圧アンチヒューズを含む集積回路の構造および形成方法が提供される、と記載されている。
特許文献４（米国特許公報第６５１５３４４号明細書）には、アンチヒューズ素子を最小デザインルールのトランジスタと同様に小さく形成することが記載されている。
特許文献５（特開２００３−１１５５３７号公報）には、ＭＯＳトランジスタのゲート電極を利用したアンチヒューズ素子において、ゲート電極の面積を１０μｍ２以下とした構成が記載されている。これにより、必要なスペースが少なくて済み、良好なプログラミング特性および高信頼性を有し、かつ製造工程を概略化できるアンチヒューズ素子を提供できるとされている。
米国特許公報第７２７７３４７号明細書 特開２００８−９８４６６号公報 特開２００４−１１１９５７号公報 米国特許公報第６５１５３４４号明細書 特開２００３−１１５５３７号公報
Bonnie E. Weir, "GATE DIELECTRIC BREAKDOWN: A FOCUS ON ESD PROTECTION", Fig.3, 4, IRPS2004
しかし、トランジスタ構造をアンチヒューズ素子として用いた場合、以下のような問題がある。
たとえば、ＮＭＯＳ構造のアンチヒューズのゲート絶縁膜を破壊して、ゲート電極と基板との間にフィラメントが形成されると、フィラメント部分がドレインの役割を果たす寄生トランジスタが形成されるようになる。図１２は、ＮＭＯＳトランジスタをアンチヒューズとして用いた半導体装置１０の構成を示す図である。図１２（ａ）は、ゲート絶縁膜破壊前、図１２（ｂ）および図１２（ｃ）は、ゲート絶縁膜破壊後の構成を示す。
図１２（ａ）に示すように、半導体装置１０は、Ｐウェル１２と、Ｐウェル１２表面に形成されたソース・ドレイン領域１４と、Ｐウェル１２上に形成されたゲート１９とを含む。ゲート１９は、ゲート絶縁膜２０と、ゲート電極２２と、ゲート電極２２表面に形成されたシリサイド層２４と、ゲート電極２２の両側方に形成されたサイドウォール２５とを含む。また、ソース・ドレイン領域１４表面にもシリサイド層１５が形成されている。
図１２（ｂ）に示すように、ソース・ドレイン領域１４を接地した状態でゲート電極２２に所定の電圧Ｖｇを印加すると、ゲート絶縁膜２０が破壊され、ゲート絶縁膜２０にフィラメント５０が形成される。これにより、ゲート電極２２は、フィラメント５０を介してＰウェル１２と電気的に接続された状態となる。しかし、このように、フィラメント５０が形成されると、フィラメント５０がドレインとして機能して、ソース・ドレイン領域１４との間で寄生トランジスタが形成されたような構成となる。ここで、この寄生トランジスタにおいて、ドレインとして機能するフィラメント５０はゲート電極２２と短絡しているために高い電圧Ｖｇが印加されることになる。また、この寄生トランジスタはゲート長が短い。そのため、寄生トランジスタでホットキャリア（ホットエレクトロン）が発生する。寄生トランジスタでホットキャリアが発生すると、特性の劣化が生じ、寄生トランジスタのＶｔが上昇し、フィラメント５０を経由して流れる電流が小さくなってしまう。そのため、アンチヒューズデバイスとしては不良の原因となる。
本発明者らは、このような寄生トランジスタのＶｔが上昇する原因を検討した。その結果、本発明者等は、ホットキャリアの発生で生じた電子がサイドウォール２５にトラップされることにより、電子が長期的にサイドウォール２５内に保持されてしまうことが原因であることを見出した。この状態を図１２（ｃ）に示す。図１２（ｃ）に示した状態では、電子６０がサイドウォール２５に保持されている。このようにサイドウォール２５に電子６０がトラップされているために、ゲート電極２２に電圧を印加しても、ゲート電極２２下方にチャネルができにくくなり、寄生トランジスタのＶｔが上昇するようになってしまうと考えられる。
本発明によれば、
基板の一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された第１導電型のソース領域およびドレイン領域と、前記基板の前記一面表面の前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、を含み、第１の領域に形成されたアンチヒューズ素子と、
前記基板の前記一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された前記第１導電型のソース領域およびドレイン領域と、前記基板の前記一面表面の前記ソース領域と前記ドレイン領域との間に形成された第２導電型のチャネル領域と、当該チャネル領域表面の前記サイドウォール下方にそれぞれ形成された前記第１導電型のエクステンション領域と、を含み、第２の領域に形成された前記第１導電型の第１のトランジスタと、
を含み、
前記第１のトランジスタの前記チャネル領域中の前記エクステンション領域が前記チャネル領域と接する角部には、前記第２導電型のポケット領域が形成されており、
前記アンチヒューズ素子において、前記チャネル領域中には、エクステンション領域およびポケット領域が形成されていない半導体装置が提供される。
また、本発明によれば、
上記半導体装置の製造方法であって、
前記第２の領域を保護した状態で、前記第１の領域に前記第１導電型の不純物イオンを注入して前記アンチヒューズ素子の前記チャネル領域を形成する工程と、
前記第２の領域に前記第２導電型の不純物イオンを注入して前記第１のトランジスタの前記チャネル領域を形成する工程と、
前記第１の領域および前記第２の領域において、それぞれ、前記アンチヒューズ素子および前記第１のトランジスタの前記ゲートの前記ゲート絶縁膜および前記ゲート電極を形成する工程と、
前記第１の領域上に当該第１の領域を保護するレジスト膜を形成した状態で、前記第２の領域に前記第１導電型の不純物イオンを注入して、前記ゲート電極をマスクとして前記第１導電型の前記エクステンション領域を形成し、前記レジスト膜で前記第１の領域を保護したままで、前記第２の領域に前記第２導電型の不純物イオンを斜めイオン注入して前記第２導電型の前記ポケット領域を形成し、その後に前記レジスト膜を除去する工程と、
前記第１のトランジスタの前記エクステンション領域および前記ポケット領域を形成した後に、前記第１の領域および前記第２の領域において、それぞれ、前記アンチヒューズ素子および前記第１のトランジスタの前記ゲートの前記サイドウォールを形成する工程と、
前記サイドウォールを形成した後に、前記第１の領域および前記第２の領域に、それぞれ、前記第１導電型の不純物イオンを注入して、前記アンチヒューズ素子および前記第１のトランジスタの前記ソース領域および前記ドレイン領域を形成する工程と、
を含む半導体装置の製造方法が提供される。
この構成によれば、アンチヒューズ素子において、ソース領域およびドレイン領域との間に、これらと同導電型のチャネル領域が形成されている。そのため、サイドウォールに電子がトラップされたとしても、フィラメントとソース領域およびドレイン領域との間に電流を安定的に流すことができる。そのため、寄生トランジスタのＶｔの上昇の影響を受けにくくすることができる。これにより、ゲート電極に電圧を印加した際に、寄生トランジスタがオンとなり、ゲート電極とチャネル領域との間の電気的接続状態が良好に保たれる。これにより、ゲート絶縁膜破壊後の電流を安定して流すことができ、信頼性を向上することができる。すなわち、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
また、本発明者等は、このように、アンチヒューズ素子において、フィラメントとソース領域およびドレイン領域との間に電流を安定的に流すためには、単にソース領域とドレイン領域との間にこれらと同導電型のチャネル領域を形成すればいいのではなく、チャネル領域の深さをある程度深く形成する必要があることを見出した。とくに、サイドウォール下の領域においては、基板表面側では、サイドウォールにトラップされた電子の影響で、電流が流れにくくなるので、ある程度の深さがないと、ソース領域とドレイン領域との間に、効率よく電流を流すことができない。
一方、アンチヒューズ素子ではなく、通常のトランジスタにおいては、短チャネル効果を抑制する等、トランジスタの性能を高機能に保つために、ソース領域とドレイン領域との間に、これらよりも浅い構成の同導電型のエクステンション領域と、逆導電型のポケット領域とを設けることが望まれている。ここで、エクステンション領域とポケット領域とは、逆導電型に形成される。また、後述するように、エクステンション領域とポケット領域とは、同一のリソグラフィ工程で形成される。そのため、アンチヒューズ素子において、第１のトランジスタと同様に第１導電型のエクステンション領域を設けようとすると、チャネル領域中に、反対導電型である第２導電型のポケット領域も形成されることになる。しかし、チャネル領域中に逆導電型の不純物拡散領域が形成されると、その分チャネル領域の深さ方向の幅が狭くなり、フィラメントとソース領域およびドレイン領域との間に電流が流れる際の高抵抗部ができてしまう。そのような領域があると、サイドウォールにトラップされた電子の影響により、寄生トランジスタのＶｔが上昇して、アンチヒューズデバイスとして、不良となる率が非常に高くなる。
本発明の構成によれば、第１のトランジスタにはエクステンション領域とポケット領域とが設けられて高性能とすることができるとともに、アンチヒューズ素子には、エクステンション領域およびポケット領域を設けない構成とすることにより、アンチヒューズ素子のソース領域とドレイン領域との間のチャネル領域の深さを全領域にわたって略一定にすることができる。これにより、アンチヒューズ素子において、フィラメントとソース領域およびドレイン領域との間に効率よく電流を流すことができる。
特許文献２に記載の技術においても、アンチヒューズのゲート下にソース領域およびドレイン領域と同導電型のＮ−拡散層領域が設けられた構成が記載されている。しかし、当該文献においては、本発明で課題としているサイドウォールに電子がトラップされる問題についての認識はない。そのため、アンチヒューズと通常のトランジスタとで、エクステンション領域およびポケット領域の有無を異ならせるような構成となっていない。そのため、通常のトランジスタを高性能とするとともに、アンチヒューズ素子へのプログラム状態を良好に読み出すという点で課題があった。
また、特許文献２に記載の技術では、アンチヒューズのＮ−拡散層領域は、ゲート電極を介したイオン注入により形成されている。このような方法では、Ｎ−拡散層領域の濃度プロファイルが不安定となり、特性ばらつきも大きくなってしまう。そのため、Ｎ−拡散層領域の深さを適正な範囲に制御することができないという問題がある。一方、本発明の方法によれば、アンチヒューズ素子のチャネル領域は、ゲート電極を形成する前に形成されている。そのため、チャネル領域の濃度および深さを所望の適正な範囲に制御することができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、トランジスタの性能を良好にするとともに、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にすることができる。
本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態におけるアンチヒューズ素子の構成を示す断面図である。 アンチヒューズ素子にエクステンション領域およびポケット領域を設けた場合の問題点を説明するための図である。 アンチヒューズ素子にエクステンション領域およびポケット領域を設けた場合の問題点を説明するための図である。 従来のアンチヒューズ素子の問題点を説明するための図である。 アンチヒューズ素子のゲート長が長い場合の問題点を説明するための図である。 アンチヒューズ素子のゲート長が長い場合の問題点を説明するための図である。 アンチヒューズ素子のゲート長を短くした場合の効果を示す図である。 アンチヒューズ素子のゲート長を短くした場合の効果を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１０２と、基板１０２上に形成されたアンチヒューズ形成領域２００（第１の領域）と、ＰＭＯＳ形成領域２０２（第３の領域）と、ＮＭＯＳ形成領域２０４（第２の領域）とを含む。アンチヒューズ形成領域２００には、アンチヒューズ素子１９０が形成されている。ＰＭＯＳ形成領域２０２には、ＰＭＯＳトランジスタ１９２（第２のトランジスタ）が形成されている。ＮＭＯＳ形成領域２０４には、ＮＭＯＳトランジスタ１９４（第１のトランジスタ）が形成されている。ここで、ＰＭＯＳトランジスタ１９２とＮＭＯＳトランジスタ１９４とは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成することができる。なお、本実施の形態において、アンチヒューズ素子１９０は、ＣＭＯＳであるＰＭＯＳトランジスタ１９２およびＮＭＯＳトランジスタ１９４と同時に、基幹ＣＭＯＳ製造工程で形成される。
アンチヒューズ素子１９０は、基板１０２に形成されたＰウェル１０４と、Ｐウェル１０４上に形成されたゲートと、Ｐウェル１０４表面のゲート下方に形成されたＮ型チャネル領域１１２ａと、Ｐウェル１０４表面のＮ型チャネル領域１１２ａの両側方にそれぞれ形成されたＮ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂとを含む。ゲートは、ゲート絶縁膜１１４と、ゲート電極１１６と、ゲート電極１１６表面に形成されたシリサイド層１４０と、ゲート電極１１６の両側方に形成されたサイドウォール１３０とを含む。Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂ表面には、それぞれ、シリサイド層１４２が形成された構成とすることができる。
ＰＭＯＳトランジスタ１９２は、基板１０２に形成されたＮウェル１０６と、Ｎウェル１０６上に形成されたゲートと、Ｎウェル１０６表面のゲート下方に形成され、閾値調整用領域として機能するＮ型チャネル領域１１２ｂと、Ｎウェル１０６表面のＮ型チャネル領域１１２ｂの両側方にそれぞれ形成されたＰ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂとを含む。ゲートは、ゲート絶縁膜１１４と、ゲート電極１１６と、ゲート電極１１６表面に形成されたシリサイド層１４０と、ゲート電極１１６の両側方に形成されたサイドウォール１３０とを含む。Ｐ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂ表面には、それぞれ、シリサイド層１４２が形成された構成とすることができる。
また、ＰＭＯＳトランジスタ１９２は、サイドウォール１３０下方のＮ型チャネル領域１１２ｂ表面に形成されたＰ型エクステンション領域１２４を含む。Ｐ型エクステンション領域１２４は、Ｐ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂと同じＰ型不純物拡散領域とすることができる。ＰＭＯＳトランジスタ１９２は、さらに、Ｎ型チャネル領域１１２ｂ中で、Ｐ型エクステンション領域１２４がＮ型チャネル領域１１２ｂと接する角部に形成されたＮ型ポケット領域１２６を含む。Ｎ型ポケット領域１２６は、Ｐ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂと逆導電型のＮ型不純物拡散領域とすることができる。
ＮＭＯＳトランジスタ１９４は、基板１０２に形成されたＰウェル１０４と、Ｐウェル１０４上に形成されたゲートと、Ｐウェル１０４表面のゲート下方に形成され、閾値調整用領域として機能するＰ型チャネル領域１１０と、Ｐウェル１０４表面のＰ型チャネル領域１１０の両側方にそれぞれ形成されたＮ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂとを含む。ゲートは、ゲート絶縁膜１１４と、ゲート電極１１６と、ゲート電極１１６表面に形成されたシリサイド層１４０と、ゲート電極１１６の両側方に形成されたサイドウォール１３０とを含む。Ｎ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂ表面には、それぞれ、シリサイド層１４２が形成された構成とすることができる。
また、ＮＭＯＳトランジスタ１９４は、サイドウォール１３０下方のＰ型チャネル領域１１０表面に形成されたＮ型エクステンション領域１２０を含む。Ｎ型エクステンション領域１２０は、Ｎ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂと同じＮ型不純物拡散領域とすることができる。ＮＭＯＳトランジスタ１９４は、さらに、Ｐ型チャネル領域１１０中で、Ｎ型エクステンション領域１２０がＰ型チャネル領域１１０と接する角部に形成されたＰ型ポケット領域１２２を含む。Ｐ型ポケット領域１２２は、Ｎ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂと逆導電型のＰ型不純物拡散領域とすることができる。
本実施の形態において、アンチヒューズ素子１９０は、ＮＭＯＳトランジスタ１９４と同様のＮＭＯＳトランジスタとすることができるが、以下の点で異なる。
（１）アンチヒューズ素子１９０において、チャネル領域の導電型が、ソース・ドレイン領域と同じ導電型に形成されている。すなわち、ＮＭＯＳトランジスタ１９４においては、Ｎ型ソース領域１３３ａとＮ型ドレイン領域１３３ｂとの間にはＰ型チャネル領域１１０が形成されているが、アンチヒューズ素子１９０においては、Ｎ型ソース領域１３２ａとＮ型ドレイン領域１３２ｂの間にＮ型チャネル領域１１２ａが形成されている。
（２）アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられていない。すなわち、ＮＭＯＳトランジスタ１９４には、それぞれ、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられている。このようなエクステンション領域およびポケット領域を設けることにより、短チャネル効果を抑制する等、トランジスタの性能を高機能に保つことができる。そのため、現在、ＣＭＯＳを構成するトランジスタにおいては、エクステンション領域およびポケット領域を設けることが一般的となっている。そのため、本実施の形態において、ＰＭＯＳトランジスタ１９２においても、Ｐ型エクステンション領域１２４およびＮ型ポケット領域１２６が設けられている。一方、アンチヒューズ素子１９０には、このようなエクステンション領域およびポケット領域が設けられていない。
次に、本実施の形態において、アンチヒューズ素子１９０の構成を上記のようにすることによる効果を説明する。
図９は、本実施の形態におけるアンチヒューズ素子１９０の構成を示す断面図である。図９（ａ）は、ゲート絶縁膜１１４破壊前、図９（ｂ）は、ゲート絶縁膜１１４破壊後の構成を示す。
図９（ａ）に示した構成のアンチヒューズ素子１９０において、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂをそれぞれ接地した状態で、ゲート電極１１６に所定の電圧を印加する。これにより、ゲート絶縁膜１１４が破壊され、ゲート絶縁膜１１４にフィラメント１８６が形成される。図９（ｂ）は、この状態を示す。
これにより、ゲート電極１１６は、フィラメント１８６を介してＮ型チャネル領域１１２ａと電気的に接続された状態となる。このとき、上述したように、フィラメント１８６がドレインとして機能して、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂとの間で寄生トランジスタが形成されたような構成となる。そのため、寄生トランジスタでホットキャリア（ホットエレクトロン）が発生し、図１２（ｃ）を参照して説明したように、電子１８８がサイドウォール１３０にトラップされる。
しかし、本実施の形態において、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂとの間に、同じ導電型のＮ型チャネル領域１１２ａが形成されている。そのため、サイドウォール１３０に電子１８８がトラップされたとしても、フィラメント１８６とＮ型ソース領域１３２ａとの間、およびフィラメント１８６とＮ型ドレイン領域１３２ｂとの間に電流を安定的に流すことができる。そのため、寄生トランジスタのＶｔの上昇の影響を受けにくくすることができる。
これにより、ゲート電極１１６に電圧を印加した際に、寄生トランジスタがオンとなり、ゲート電極１１６とＮ型チャネル領域１１２ａとの間の電気的接続状態が良好に保たれる。そのため、ゲート絶縁膜１１４破壊後の電流を安定して流すことができ、信頼性を向上することができる。すなわち、アンチヒューズ素子１９０へのプログラム状態を良好に読み出すことができる。
また、本発明者等は、このように、フィラメント１８６とＮ型ソース領域１３２ａとの間、およびフィラメント１８６とＮ型ドレイン領域１３２ｂとの間に電流を安定的に流すためには、単にＮ型ソース領域１３２ａとＮ型ドレイン領域１３２ｂとの間にＮ型のチャネル領域１１２ａを形成すればいいのではなく、Ｎ型チャネル領域１１２ａの深さ方向の幅をある程度深く形成する必要があることを見出した。とくに、サイドウォール１３０下の領域においては、基板１０２表面側では、サイドウォール１３０にトラップされた電子１８８の影響で、電流が流れにくくなる。そのため、ある程度の深さがないと、フィラメント１８６とＮ型ソース領域１３２ａとの間、およびフィラメント１８６とＮ型ドレイン領域１３２ｂとの間に、効率よく電流を流すことができない。すなわち、サイドウォール１３０の下方において、Ｎ型チャネル領域１１２ａの深さ方向の幅が少なくとも他の領域と同等程度に深くないと、フィラメント１８６とＮ型ソース領域１３２ａとの間、およびフィラメント１８６とＮ型ドレイン領域１３２ｂとの間に効率よく電流を流すことができない。
ここで、ＭＯＳのエクステンション領域はソース領域およびドレイン領域と同じ導電型、ポケット領域は、エクステンション領域とは逆導電型に形成される。後述するように、ＣＭＯＳにおいて、エクステンション領域とポケット領域とは、一度に形成される。そのため、アンチヒューズ素子１９０において、たとえばＮＭＯＳトランジスタ１９４と同様にＮ型エクステンション領域を設けようとすると、Ｎ型チャネル領域１１２ａに、反対導電型であるＰ型のポケット領域も形成されることになる。図１０は、アンチヒューズ素子にもＮＭＯＳトランジスタ１９４と同様に、Ｎ型エクステンション領域１２０とＰ型ポケット領域１２２とが設けられた場合の問題点を説明するための図である。このような構成では、Ｎ型チャネル領域１１２ａ中に、逆導電型のＰ型ポケット領域１２２が存在することになり、Ｎ型チャネル領域１１２ａの深さ方向の幅が狭くなってしまう。また、とくに、サイドウォール１３０の下方において、Ｎ型チャネル領域１１２ａの深さ方向の幅が狭くなってしまう。
また、ＰＭＯＳトランジスタ１９２のＰ型エクステンション領域１２４およびＮ型ポケット領域１２６を形成する際に、アンチヒューズ形成領域２００が保護されていないと、Ｎ型チャネル領域１１２ａに、反対導電型であるＰ型のエクステンション領域が形成されてしまう。図１１は、アンチヒューズ素子１９０にもＰＭＯＳトランジスタ１９２と同様に、Ｐ型エクステンション領域１２４とＮ型ポケット領域１２６とが設けられた場合の問題点を説明するための図である。このような構成では、Ｎ型チャネル領域１１２ａ中に、逆導電型のＰ型エクステンション領域１２４が存在することになり、チャネル領域１１２ａの深さ方向の幅が狭くなってしまう。また、とくに、サイドウォール１３０の下方において、Ｎ型チャネル領域１１２ａの深さ方向の幅が狭くなってしまう。
Ｎ型チャネル領域１１２ａ中に逆導電型の不純物拡散領域が形成されると、その分Ｎ型チャネル領域１１２ａの深さ方向の幅が狭くなり、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂ間に電流が流れる際の高抵抗部ができてしまう。そのような領域があると、サイドウォール１３０にトラップされた電子１８８の影響により、寄生トランジスタのＶｔが上昇して、アンチヒューズデバイスとして、不良となる率が非常に高くなる。
そこで、本実施の形態においては、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域を設けない構成としている。このような構成とすることにより、図９（ｂ）に示すように、Ｎ型ソース領域１３２ａとＮ型ドレイン領域１３２ｂとの間のＮ型チャネル領域１１２ａの深さｄを全領域にわたって略一定にすることができる。本実施の形態において、アンチヒューズ素子１９０のＮ型チャネル領域１１２ａは、サイドウォール１３０下の領域における深さが、ゲート電極１１６下の領域における深さと実質的に等しい構成とすることができる。このように、サイドウォール１３０下方において、Ｎ型チャネル領域１１２ａの深さが他の領域と同等程度に深く形成されているので、サイドウォール１３０内に電子１８８がトラップされたとしてもＶｔ上昇の影響を受けにくくすることができる。ここで、Ｎ型チャネル領域１１２ａの深さｄは、たとえば０．３μｍ以上、より好ましくは、０．５μｍ以上程度とすることができる。また、Ｎ型チャネル領域１１２ａの濃度は、たとえば１ｅ１８〜２ｅ１９ａｔｏｍｓ／ｃｍ３とすることができる。なお、後述するように、Ｎ型チャネル領域１１２ａは、ＰＭＯＳトランジスタ１９２のＮ型チャネル領域１１２ｂと同時に形成することができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２から図８は、本実施の形態における半導体装置１００の製造手順を説明する工程断面図である。
まず、基板１０２を準備し、素子分離絶縁膜（不図示）でアンチヒューズ形成領域２００、ＰＭＯＳ形成領域２０２、およびＮＭＯＳ形成領域２０４を分離する。次いで、基板１０２上のＰＭＯＳ形成領域２０２を選択的にレジスト膜１５０で保護した状態で、アンチヒューズ形成領域２００とＮＭＯＳ形成領域２０４とにＰ型不純物イオン１５２をイオン注入する。これにより、アンチヒューズ形成領域２００およびＮＭＯＳ形成領域２０４にＰウェル１０４が形成される（図２（ａ））。
つづいて、レジスト膜１５０を除去し、アンチヒューズ形成領域２００およびＰＭＯＳ形成領域２０２をレジスト膜１５４で選択的に保護した状態で、ＮＭＯＳ形成領域２０４にＰ型不純物イオン１５６をイオン注入する。これにより、ＮＭＯＳ形成領域２０４のＰウェル１０４表面に、閾値調整用領域として機能するＰ型チャネル領域１１０が形成される（図２（ｂ））。ここで、Ｐ型チャネル領域１１０のＰ型の不純物濃度は、とくに限定されないが、たとえば２ｅ１８ａｔｏｍｓ／ｃｍ３程度とすることができる。
次いで、レジスト膜１５４を除去し、アンチヒューズ形成領域２００およびＮＭＯＳ形成領域２０４をレジスト膜１５８で選択的に保護した状態で、ＰＭＯＳ形成領域２０２にＮ型不純物イオン１６０をイオン注入する。これにより、ＰＭＯＳ形成領域２０２にＮウェル１０６が形成される（図３（ａ））。
その後、レジスト膜１５８を除去し、ＮＭＯＳ形成領域２０４をレジスト膜１６２で選択的に保護した状態で、アンチヒューズ形成領域２００およびＰＭＯＳ形成領域２０２にＮ型不純物イオン１６４をイオン注入する。これにより、アンチヒューズ形成領域２００およびＰＭＯＳ形成領域２０２に、それぞれＮ型チャネル領域１１２ａおよびＮ型チャネル領域１１２ｂが形成される（図３（ｂ））。Ｎ型チャネル領域１１２ｂは、閾値調整用領域として機能する。ここで、Ｎ型チャネル領域１１２ｂおよびＮ型チャネル領域１１２ａのＮ型の不純物濃度は、とくに限定されないが、たとえば１ｅ１８〜２ｅ１９ａｔｏｍｓ／ｃｍ３程度とすることができる。
本実施の形態において、Ｎ型チャネル領域１１２ａは、ＰＭＯＳトランジスタ１９２のＮ型チャネル領域１１２ｂを形成するのと同時に形成することができるので、追加のリソグラフィ工程等の工程を追加することなく、アンチヒューズ素子１９０において、Ｎ型チャネル領域１１２ａを形成することができる。
なお、他の例において、図２（ｂ）に示したＮＭＯＳ形成領域２０４にＰ型チャネル領域１１０を形成するためのＰ型不純物イオン１５６のイオン注入において、アンチヒューズ形成領域２００をレジスト膜１５４で覆わず、アンチヒューズ形成領域２００にもＰ型チャネル領域１１０と同様のＰ型不純物拡散領域が形成されるようにすることもできる。この場合も、図３（ｂ）におけるＮ型不純物イオン１６４のイオン注入工程で、Ｐ型不純物拡散領域の濃度よりもＮ型不純物イオンの濃度が高くなるようにしてＮ型チャネル領域１１２ａが形成できればよい。この場合、Ｎ型チャネル領域１１２ａのＮ型の不純物濃度は、とくに限定されないが、たとえば４ｅ１８〜２ｅ１９ａｔｏｍｓ／ｃｍ３程度とすることができる。
つづいて、レジスト膜１６２を除去する。次いで、基板１０２上の全面にゲート絶縁膜１１４およびゲート電極１１６を形成し（図４（ａ））、ゲート電極１１６およびゲート絶縁膜１１４を所定のゲート形状にパターニングする（図４（ｂ））。
その後、アンチヒューズ形成領域２００とＰＭＯＳ形成領域２０２とをレジスト膜１６６で選択的に保護した状態で、ＮＭＯＳ形成領域２０４にＮ型不純物イオン１６８をイオン注入して、ＮＭＯＳ形成領域２０４にＮ型エクステンション領域１２０を形成する（図５（ａ））。つづいて、アンチヒューズ形成領域２００とＰＭＯＳ形成領域２０２とをレジスト膜１６６で保護したまま、ＮＭＯＳ形成領域２０４にＰ型不純物イオン１６９をイオン注入して、Ｐ型ポケット領域１２２を形成する（図５（ｂ））。次いで、レジスト膜１６６を除去する。ここで、Ｎ型エクステンション領域１２０のＮ型の不純物濃度は、とくに限定されないが、たとえば１ｅ２０ａｔｏｍｓ／ｃｍ３程度とすることができる。また、Ｐ型ポケット領域１２２のＰ型の不純物濃度は、とくに限定されないが、たとえば５ｅ１９ａｔｏｍｓ／ｃｍ３程度とすることができる。
その後、アンチヒューズ形成領域２００とＮＭＯＳ形成領域２０４とをレジスト膜１７０で選択的に保護した状態で、ＰＭＯＳ形成領域２０２にＰ型不純物イオン１７２をイオン注入して、ＰＭＯＳ形成領域２０２にＰ型エクステンション領域１２４を形成する（図６（ａ））。つづいて、アンチヒューズ形成領域２００とＮＭＯＳ形成領域２０４とをレジスト膜１７０で保護したまま、ＰＭＯＳ形成領域２０２にＮ型不純物イオン１７３をイオン注入して、Ｎ型ポケット領域１２６を形成する（図６（ｂ））。次いで、レジスト膜１７０を除去する。ここで、Ｐ型エクステンション領域１２４のＰ型の不純物濃度は、とくに限定されないが、たとえば１ｅ２０ａｔｏｍｓ／ｃｍ３程度とすることができる。また、Ｎ型ポケット領域１２６のＮ型の不純物濃度は、とくに限定されないが、たとえば５ｅ１９ａｔｏｍｓ／ｃｍ３程度とすることができる。
ＣＭＯＳの製造工程において、ＮＭＯＳトランジスタ１９４のＮ型エクステンション領域１２０とＰ型ポケット領域１２２とは、アンチヒューズ形成領域２００とＰＭＯＳ形成領域２０２とをレジスト膜１６６で保護した状態のまま、連続して形成される。同様に、ＰＭＯＳトランジスタ１９２のＰ型エクステンション領域１２４とＮ型ポケット領域１２６とも、アンチヒューズ形成領域２００とＮＭＯＳ形成領域２０４とをレジスト膜１７０で保護した状態のまま、連続して形成される。そのため、各工程において、レジスト膜で保護されていない領域では、Ｎ型不純物イオンおよびＰ型不純物イオンの両方が注入されることになる。
たとえば、ＮＭＯＳトランジスタ１９４のＮ型エクステンション領域１２０とＰ型ポケット領域１２２とを形成する際に、アンチヒューズ形成領域２００がレジスト膜１６６で保護されていないと、アンチヒューズ素子１９０は、図１０に示したような構成となってしまう。また、たとえば、ＰＭＯＳトランジスタ１９２のＰ型エクステンション領域１２４とＮ型ポケット領域１２６とを形成する際に、アンチヒューズ形成領域２００がレジスト膜１７０で保護されていないと、アンチヒューズ素子１９０は、図１１に示したような構成となってしまう。
一方、エクステンション領域を形成するためのイオン注入とポケット領域を形成するためのイオン注入とを行う度にレジスト膜を形成しなおすと、リソグラフィ工程を追加することになり、工程数が非常に多くなってしまう。
本実施の形態においては、ＰＭＯＳトランジスタ１９２およびＮＭＯＳトランジスタ１９４のいずれにおいても、エクステンション領域およびポケット領域を形成する際には、アンチヒューズ形成領域２００をレジスト膜で保護して、アンチヒューズ形成領域２００のＮ型チャネル領域１１２ａにＰ型不純物イオンが注入されないようにしている。これにより、基幹ＣＭＯＳ製造工程に特有の工程を追加することなく、所望の濃度および深さを有するＮ型チャネル領域１１２ａを形成することができる。
その後、基板１０２上の全面にサイドウォール１３０を構成する絶縁膜を形成して、エッチバックしてアンチヒューズ形成領域２００、ＰＭＯＳ形成領域２０２、およびＮＭＯＳ形成領域２０４にサイドウォール１３０を形成する（図７（ａ））。なお、サイドウォール１３０は、たとえばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層した積層膜とすることもできる。サイドウォール１３０にシリコン窒化膜が含まれるような構成において、とくにシリコン窒化膜に電子がトラップされやすい。そのため、本実施の形態におけるアンチヒューズ素子１９０の構成は、サイドウォール１３０がシリコン窒化膜を含むような構成において、より効果的に用いることができる。ただし、サイドウォール１３０がシリコン窒化膜を含まない場合でも、サイドウォールを構成する絶縁膜中に電子がトラップされるため、サイドウォール１３０がシリコン窒化膜を含まない場合でも、アンチヒューズ素子１９０の構成を用いることにより、効果を得ることができる。
つづいて、ＰＭＯＳ形成領域２０２をレジスト膜１７４で選択的に保護して、アンチヒューズ形成領域２００およびＮＭＯＳ形成領域２０４にＮ型不純物イオン１７６をイオン注入して、それぞれ、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂならびにＮ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂを形成する（図７（ｂ））。次いで、レジスト膜１７４を除去する。ここで、Ｎ型ソース領域１３２ａおよびＮ型ドレイン領域１３２ｂならびにＮ型ソース領域１３３ａおよびＮ型ドレイン領域１３３ｂのＮ型の不純物濃度は、とくに限定されないが、たとえば４ｅ２１ａｔｏｍｓ／ｃｍ３程度とすることができる。
その後、アンチヒューズ形成領域２００およびＮＭＯＳ形成領域２０４をレジスト膜１７８で選択的に保護して、ＰＭＯＳ形成領域２０２にＰ型不純物イオン１８０をイオン注入してＰ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂを形成する（図８（ａ））。つづいて、レジスト膜１７８を除去する（図８（ｂ））。ここで、Ｐ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂのＰ型の不純物濃度は、とくに限定されないが、たとえば４ｅ２１ａｔｏｍｓ／ｃｍ３程度とすることができる。
その後、基板１０２上の全面に金属膜を形成し、基板１０２表面およびゲート電極１１６表面にそれぞれシリサイド層１４２およびシリサイド層１４０を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
なお、以上の実施の形態で説明した手順の順序は、とくに記載していない限り、適宜変更することができる。たとえば、以上の実施の形態では、Ｎウェル１０６よりもＰウェル１０４を先に形成する手順を示したが、これは逆でもよい。また、Ｎ型チャネル領域１１２ａおよびＮ型チャネル領域１１２ｂよりもＰ型チャネル領域１１０を先に形成する手順を示したが、これは逆でもよい。また、Ｐ型エクステンション領域１２４およびＮ型ポケット領域１２６よりもＮ型エクステンション領域１２０およびＰ型ポケット領域１２２を先に形成する手順を示したが、これは逆でもよい。また、Ｐ型ソース領域１３４ａおよびＰ型ドレイン領域１３４ｂよりも、Ｎ型ソース領域１３２ａ、Ｎ型ドレイン領域１３２ｂ、Ｎ型ソース領域１３３ａ、およびＮ型ドレイン領域１３３ｂを先に形成する手順を示したが、これは逆でもよい。
以上のように、本実施の形態におけるアンチヒューズ素子は、基幹ＣＭＯＳ製造工程におけるＣＭＯＳの製造と同時に、追加工程なしで作ることができる。これにより、ＣＭＯＳ製造工程に対して、アンチヒューズ素子製造に特有の工程を追加することなく、かつ高信頼性を有するアンチヒューズ素子を形成することができる。
また、より低電圧で破壊することを考えた場合、ＰＭＯＳの方がトンネルリーク電流が低いことにより、一般にＮＭＯＳに比べて、破壊するのに必要な破壊電圧が０．５〜１．５Ｖ程度高くなってしまう（非特許文献１）。そのため、アンチヒューズ素子をＮＭＯＳトランジスタで構成した方が、ゲート絶縁膜を低電圧で破壊することができる。一方、アンチヒューズ素子をＮＭＯＳトランジスタで形成した場合、上述のようなホットエレクトロンが発生して、寄生トランジスタのＶｔが上昇する問題が生じやすい。本実施の形態の半導体装置１００によれば、アンチヒューズ素子としてＮＭＯＳトランジスタを用いた場合でも、発生した電子がサイドウォールにトラップされるのを防ぐことができ、ゲート絶縁膜を低電圧で破壊することができるとともに、アンチヒューズ素子へのプログラム状態を良好に読み出すことができる。
また、本実施の形態において、アンチヒューズ素子１９０のゲート電極１１６のゲート長（ソース−ドレイン方向の長さ）が、デザインルールの最小値に設計された構成とすることができる。つまり、本実施の形態において、アンチヒューズ素子１９０のゲート電極１１６は、基板１０２上に形成された他のトランジスタ（ＰＭＯＳトランジスタ１９２やＮＭＯＳトランジスタ１９４を含む）のゲート電極のゲート長以下の長さとすることができる。
本発明者らは、アンチヒューズ素子１９０のゲート電極１１６のゲート長を短くすることにより、セル電流を拡大することができ、アンチヒューズ素子１９０の歩留りおよび品質を向上させることができることを見出した。
図１３は、アンチヒューズ素子のゲート電極１１６のゲート長Ｌが長い場合の問題点を説明するための図である。図１３では、アンチヒューズ素子のゲート絶縁膜１１４が破壊され、ゲート絶縁膜１１４にフィラメント１８６が形成された状態を示す。フィラメント１８６がＮ型ドレイン領域１３２ｂに非常に近い所に形成されると、フィラメント１８６と他方のＮ型ソース領域１３２ａとの距離が長くなる。図１４は、フィラメント１８６が形成され、フィラメント１８６部分がドレインの役割を果たす寄生トランジスタ（Ａ）および寄生トランジスタ（Ｂ）が形成された状態を示す図である。
このような構成の場合、フィラメント１８６に近いＮ型ドレイン領域１３２ｂとフィラメント１８６との間の寄生トランジスタ（Ａ）は、そのチャネル長（ゲート長）が非常に短くなるためにホットキャリアによる劣化（Ｖｔ上昇）が生じ、発生した電子がサイドウォール１３０にトラップされやすくなり、流れる電流が抑えられてしまう。
しかし、他方のＮ型ソース領域１３２ａとフィラメント１８６との間の寄生トランジスタ（Ｂ）は、ホットキャリアの影響は小さいものの、そのチャネル長が長いために電流駆動能力が小さくなる。そのため、このような寄生トランジスタ（Ａ）および寄生トランジスタ（Ｂ）で構成されるセルは、寄生トランジスタ（Ａ）および寄生トランジスタ（Ｂ）の電流和であるセル電流が小さくなり、結果として歩留りを下げる要因となるおそれがある。
一方、本実施の形態において、アンチヒューズ素子１９０のゲート電極１１６のゲート長を短くすると、他方のＮ型ソース領域１３２ａとフィラメント１８６との間の寄生トランジスタ（Ｂ）の電流駆動能力を大きく保つことができる。これにより、寄生トランジスタ（Ａ）および寄生トランジスタ（Ｂ）のトータルとしてのセル電流も大きくすることができる。これにより、セル電流が小さいセルの発生を抑制してセル電流を拡大することができ、歩留り・品質を向上させることができる。
図１５は、図９に示した本実施の形態における半導体装置１００のアンチヒューズ素子１９０のゲート電極１１６において、ゲート長を変えて、セル電流の累積分布を調べた結果を示す図である。図１５の横軸はセル電流（μＡ）、縦軸は累積分布（σ）を示す。ここでは、ゲート長Ｌを１７６ｎｍ、８８ｎｍ、６６ｎｍ、および４４ｎｍとした構成についてセル電流の累積分布を調べた。その結果、とくに、歩留まりに関わるセル電流が小さいマイノリティ部に着目すると、ゲート長が短くなるにつれ、セル電流が大きくなることがわかる。
図１６は、図１５に示した結果において、−３σを示したセル電流のゲート長依存性を表したものである。図１６の横軸はゲート長（ｎｍ）、縦軸はセル電流（μＡ）を示す。ここでも、ゲート長が短くなるに従い、そのセル電流が拡大する傾向にあることがわかる。
以上から、アンチヒューズ素子１９０のゲート電極１１６のゲート長をデザインルールの最小値に設計したり、基板１０２上に形成された他のトランジスタのゲート電極のゲート長以下の長さとしてゲート電極１１６のゲート長をできるだけ短くすることにより、セル電流を拡大することができる。これにより、アンチヒューズ素子１９０の歩留りおよび品質を向上させることができる。
とくに、近年、多数ｂｉｔ（＞１ｋｂｉｔ）を書込むＯｎｅ−Ｔｉｍｅ−Ｐｒｏｇｒａｍ（ＯＴＰ）メモリやリダンダンシ等の用途向けデバイスの要望が高まっている。このようなデバイスとして、ゲート絶縁膜を高電圧印加により破壊し、ゲート電極と基板とを導通させる、ゲート絶縁膜破壊型の記憶素子であるアンチヒューズ素子は有望な技術の一つである。アンチヒューズ素子では、ゲート絶縁膜を破壊（プログラム）し、フィラメントを形成し、このフィラメントを流れる電流（セル電流）をセンスすることで当該ｂｉｔの論理を判定する。プログラムの歩留り・品質を上げるためにはこのセル電流を拡大する必要がある。本実施の形態において、このような構成のアンチヒューズ素子のセル電流を拡大することができ、アンチヒューズ素子１９０の歩留りおよび品質を向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態では、アンチヒューズ素子１９０が、ＮＭＯＳにより構成される場合を例として説明した。上述したように、アンチヒューズ素子がＮＭＯＳトランジスタにより構成される場合に、サイドウォール１３０に電子がトラップされる問題が生じ、本発明の効果が大きい。しかし、アンチヒューズ素子をＰＭＯＳトランジスタにより構成した場合でも、ホットキャリアがサイドウォールにトラップされる影響が生じる。本発明は、アンチヒューズ素子をＰＭＯＳトランジスタにより構成した場合にも適用することができる。この場合は、アンチヒューズ素子のチャネル領域をＰ型として、ＮＭＯＳのチャネル領域と同時に形成するようにすることができる。
１００ 半導体装置
１０２ 基板
１０４ Ｐウェル
１０６ Ｎウェル
１１０ Ｐ型チャネル領域
１１２ａ Ｎ型チャネル領域
１１２ｂ Ｎ型チャネル領域
１１４ ゲート絶縁膜
１１６ ゲート電極
１２０ Ｎ型エクステンション領域
１２２ Ｐ型ポケット領域
１２４ Ｐ型エクステンション領域
１２６ Ｎ型ポケット領域
１３０ サイドウォール
１３２ａ Ｎ型ソース領域
１３２ｂ Ｎ型ドレイン領域
１３３ａ Ｎ型ソース領域
１３３ｂ Ｎ型ドレイン領域
１３４ａ Ｐ型ソース領域
１３４ｂ Ｐ型ドレイン領域
１４０ シリサイド層
１４２ シリサイド層
１５０ レジスト膜
１５２ Ｐ型不純物イオン
１５４ レジスト膜
１５６ Ｐ型不純物イオン
１５８ レジスト膜
１６０ Ｎ型不純物イオン
１６２ レジスト膜
１６４ Ｎ型不純物イオン
１６６ レジスト膜
１６８ Ｎ型不純物イオン
１６９ Ｐ型不純物イオン
１７０ レジスト膜
１７２ Ｐ型不純物イオン
１７３ Ｎ型不純物イオン
１７４ レジスト膜
１７６ Ｎ型不純物イオン
１７８ レジスト膜
１８０ Ｐ型不純物イオン
１８６ フィラメント
１８８ 電子
１９０ アンチヒューズ素子
１９２ ＰＭＯＳトランジスタ
１９４ ＮＭＯＳトランジスタ
２００ アンチヒューズ形成領域
２０２ ＰＭＯＳ形成領域
２０４ ＮＭＯＳ形成領域

Claims (10)

  1. 基板の一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された第１導電型のソース領域およびドレイン領域と、前記基板の前記一面表面の前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、を含み、第１の領域に形成されたアンチヒューズ素子と、
    前記基板の前記一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された前記第１導電型のソース領域およびドレイン領域と、前記基板の前記一面表面の前記ソース領域と前記ドレイン領域との間に形成された第２導電型のチャネル領域と、当該チャネル領域表面の前記サイドウォール下方にそれぞれ形成された前記第１導電型のエクステンション領域と、を含み、第２の領域に形成された前記第１導電型の第１のトランジスタと、
    を含み、
    前記第１のトランジスタの前記チャネル領域中の前記エクステンション領域が前記チャネル領域と接する角部には、前記第２導電型のポケット領域が形成されており、
    前記アンチヒューズ素子において、前記チャネル領域中には、エクステンション領域およびポケット領域が形成されていない半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板の前記一面上に形成されたゲート絶縁膜、ゲート電極、および前記ゲート電極の両側方にそれぞれ形成されたサイドウォール、から構成されたゲートと、前記基板の前記一面表面において、前記ゲートの両側方にそれぞれ形成された前記第２導電型のソース領域およびドレイン領域と、前記基板の前記一面表面の前記ソース領域と前記ドレイン領域との間に形成された前記第１導電型のチャネル領域と、当該チャネル領域表面の前記サイドウォール下方にそれぞれ形成された前記第２導電型のエクステンション領域と、を含み、第３の領域に形成された前記第２導電型の第２のトランジスタをさらに含み、
    前記第２のトランジスタの前記チャネル領域中の前記エクステンション領域が前記チャネル領域と接する角部には、前記第１導電型のポケット領域が形成されており、
    前記第１のトランジスタと前記第２のトランジスタとで、ＣＭＯＳを構成する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２のトランジスタの前記チャネル領域と、前記アンチヒューズ素子の前記チャネル領域とは、同一のイオン注入工程により形成された半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記第１導電型がＮ型、前記第２導電型がＰ型であって、
    前記アンチヒューズ素子は、ＮＭＯＳトランジスタである半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記アンチヒューズ素子の前記チャネル領域は、前記サイドウォール下の領域における深さが、前記ゲート電極下の領域における深さと実質的に等しい半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記アンチヒューズ素子の前記チャネル領域の深さが、０．３μｍ以上である半導体装置。
  7. 請求項１から６いずれかに記載の半導体装置において、
    前記アンチヒューズ素子の前記ゲート電極のゲート長が、デザインルールの最小値に設計された半導体装置。
  8. 請求項１から６いずれかに記載の半導体装置において、
    前記アンチヒューズ素子の前記ゲート電極のゲート長が、前記基板上に形成された他のトランジスタのゲート電極のゲート長以下の長さである半導体装置。
  9. 請求項１から８いずれかに記載の半導体装置の製造方法であって、
    前記第２の領域を保護した状態で、前記第１の領域に前記第１導電型の不純物イオンを注入して前記アンチヒューズ素子の前記チャネル領域を形成する工程と、
    前記第２の領域に前記第２導電型の不純物イオンを注入して前記第１のトランジスタの前記チャネル領域を形成する工程と、
    前記第１の領域および前記第２の領域において、それぞれ、前記アンチヒューズ素子および前記第１のトランジスタの前記ゲートの前記ゲート絶縁膜および前記ゲート電極を形成する工程と、
    前記第１の領域上に当該第１の領域を保護するレジスト膜を形成した状態で、前記第２の領域に前記第１導電型の不純物イオンを注入して、前記ゲート電極をマスクとして前記第１導電型の前記エクステンション領域を形成し、前記レジスト膜で前記第１の領域を保護したままで、前記第２の領域に前記第２導電型の不純物イオンを斜めイオン注入して前記第２導電型の前記ポケット領域を形成し、その後に前記レジスト膜を除去する工程と、
    前記第１のトランジスタの前記エクステンション領域および前記ポケット領域を形成した後に、前記第１の領域および前記第２の領域において、それぞれ、前記アンチヒューズ素子および前記第１のトランジスタの前記ゲートの前記サイドウォールを形成する工程と、
    前記サイドウォールを形成した後に、前記第１の領域および前記第２の領域に、それぞれ、前記第１導電型の不純物イオンを注入して、前記アンチヒューズ素子および前記第１のトランジスタの前記ソース領域および前記ドレイン領域を形成する工程と、
    を含む半導体装置の製造方法。
  10. 請求項２または３に記載の半導体装置の製造方法であって、
    前記第２の領域を保護した状態で、前記第１の領域および前記第３の領域に前記第１導電型の不純物イオンを注入して、それぞれ、前記アンチヒューズ素子の前記チャネル領域および前記第２のトランジスタの前記チャネル領域を形成する工程と、
    前記第２の領域に前記第２導電型の不純物イオンを注入して前記第１のトランジスタの前記チャネル領域を形成する工程と、
    前記第１の領域、前記第２の領域、および前記第３の領域において、それぞれ、前記アンチヒューズ素子、前記第１のトランジスタ、および前記第２のトランジスタの前記ゲートの前記ゲート絶縁膜および前記ゲート電極を形成する工程と、
    前記第１の領域および前記第３の領域上に当該第１の領域および当該第３の領域を保護する第１のレジスト膜を形成した状態で、前記第２の領域に前記第１導電型の不純物イオンを注入して、前記ゲート電極をマスクとして前記第１導電型の前記エクステンション領域を形成し、前記第１のレジスト膜で前記第１の領域および前記第３の領域を保護したままで、前記第２の領域に前記第２導電型の不純物イオンを斜めイオン注入して前記第２導電型の前記ポケット領域を形成し、その後に前記第１のレジスト膜を除去する工程と、
    前記第１の領域および前記第２の領域上に当該第１の領域および当該第２の領域を保護する第２のレジスト膜を形成した状態で、前記第３の領域に前記第２導電型の不純物イオンを注入して、前記ゲート電極をマスクとして前記第２導電型の前記エクステンション領域を形成し、前記第２のレジスト膜で前記第１の領域および前記第２の領域を保護したままで、前記第３の領域に前記第１導電型の不純物イオンを斜めイオン注入して前記第１導電型の前記ポケット領域を形成し、その後に前記第２のレジスト膜を除去する工程と、
    前記第１のトランジスタおよび前記第２のトランジスタの前記エクステンション領域および前記ポケット領域を形成した後に、前記第１の領域、前記第２の領域、および前記第３の領域において、それぞれ、前記アンチヒューズ素子、前記第１のトランジスタ、および前記第２のトランジスタの前記ゲートの前記サイドウォールを形成する工程と、
    前記サイドウォールを形成した後に、前記第３の領域を保護した状態で、前記第１の領域および前記第２の領域に、それぞれ、前記第１導電型の不純物イオンを注入して、前記アンチヒューズ素子および前記第１のトランジスタの前記ソース領域および前記ドレイン領域を形成する工程と、
    前記サイドウォールを形成した後に、前記第１の領域および前記第２の領域を保護した状態で、前記第３の領域に、前記第２導電型の不純物イオンを注入して、前記第２のトランジスタの前記ソース領域および前記ドレイン領域を形成する工程と、
    を含む半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016808A (ja) * 2011-07-04 2013-01-24 Ememory Technology Inc カップリングチャネルを使用したアンチヒューズメモリ及びその操作方法
JP2014225658A (ja) * 2013-05-16 2014-12-04 力旺電子股▲ふん▼有限公司 ワンタイム・プログラマブル・メモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
US10403380B2 (en) 2016-06-30 2019-09-03 Renesas Electroncis Corporation Semiconductor device having an anti-fuse element and method for suppressing the expansion of the cell current distribution to improve the writing yield thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296004B (zh) * 2012-02-23 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种反熔丝元件及其制造方法
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514609A (en) * 1994-05-13 1996-05-07 Mosel Vitelic, Inc. Through glass ROM code implant to reduce product delivering time
JP2735041B2 (ja) * 1995-07-28 1998-04-02 日本電気株式会社 半導体装置およびその製造方法
US6831294B1 (en) * 1999-01-22 2004-12-14 Renesas Technology Corp. Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes
US6248623B1 (en) * 1999-11-12 2001-06-19 United Microelectronics Corp. Method for manufacturing embedded memory with different spacer widths
US20040051162A1 (en) * 2002-09-13 2004-03-18 International Business Machines Corporation Structure and method of providing reduced programming voltage antifuse
US20050077574A1 (en) * 2003-10-08 2005-04-14 Chandra Mouli 1T/0C RAM cell with a wrapped-around gate device structure
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7277347B2 (en) * 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
JP4249774B2 (ja) 2006-10-13 2009-04-08 エルピーダメモリ株式会社 半導体装置の製造方法
US20090026576A1 (en) * 2007-07-24 2009-01-29 United Microelectronics Corp. Anti-fuse

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016808A (ja) * 2011-07-04 2013-01-24 Ememory Technology Inc カップリングチャネルを使用したアンチヒューズメモリ及びその操作方法
JP2014225658A (ja) * 2013-05-16 2014-12-04 力旺電子股▲ふん▼有限公司 ワンタイム・プログラマブル・メモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
US9224497B2 (en) 2013-05-16 2015-12-29 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
TWI550779B (zh) * 2013-05-16 2016-09-21 力旺電子股份有限公司 單次可程式記憶體單元及編程和讀取包含該單次可程式記憶體單元的記憶體陣列的方法
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
US10403380B2 (en) 2016-06-30 2019-09-03 Renesas Electroncis Corporation Semiconductor device having an anti-fuse element and method for suppressing the expansion of the cell current distribution to improve the writing yield thereof

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