JP2002246472A

JP2002246472A - 半導体装置

Info

Publication number: JP2002246472A
Application number: JP2001041796A
Authority: JP
Inventors: Ryuji Ariyoshi; 竜司有吉; Isamu Kuno; 勇久野; Takakimi Fukushima; 崇仁福島; Junji Aoike; 淳司青池
Original assignee: ANASEM Inc; Kawasaki Microelectronics Inc
Current assignee: ANASEM Inc; Kawasaki Microelectronics Inc
Priority date: 2001-02-19
Filing date: 2001-02-19
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】完成した製品に所定のデータを書込むことによ
って所望の回路動作を実現する半導体装置に関し、他の
素子を損傷させることなく、単純な書き込み回路で破壊
することができるＭＯＳトランジスタを有する半導体装
置を提供する。【解決手段】半導体基板表面に形成された第１導電型の
第１ＭＯＳトランジスタ３１２と、第１ＭＯＳトランジ
スタ３１２が形成された半導体基板と同じ半導体基板の
表面に形成されたものであって、第１ＭＯＳトランジス
タ３１２のドレイン−ソース間の破壊耐圧よりもドレイ
ン−ソース間の破壊耐圧が低い複数の第１導電型の第２
ＭＯＳトランジスタ１１０と、複数の第２ＭＯＳトラン
ジスタ１１０の中から選ばれた少なくとも１個のドレイ
ン−ソース間に過電圧を印加し、少なくとも１個の第２
ＭＯＳトランジスタ１１０を破壊する書き込み回路２０
０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、完成した製品に所
定のデータを書込むことによって所望の回路動作を実現
する半導体装置に関する。

【０００２】

【従来の技術】近年、プログラマルな半導体装置が広く
使われるようになってきている。このようなプログラマ
ルな半導体装置は、製品完成後にプログラミングデータ
を書込むことによって所望の回路動作が実現することか
ら、特に少量多品種の用途に向いている。

【０００３】このような半導体装置におけるプログラム
方式にも種々の方式があるが、そのうちの１つに、いわ
ゆるアンチヒューズを用いる方式がある。アンチヒュー
ズとは、例えば通常の動作電圧よりも高い電圧が印加さ
れるなど何らかの処理によって、それまで絶縁状態にあ
ったものが導通状態に遷移する素子をいい、その一種と
してＰＮ接合の破壊現象を利用するものがある。

【０００４】

【発明が解決しようとする課題】このＰＮ接合の破壊現
象を利用するアンチヒューズへのデータ書込み技術につ
いて、例えば特開平４−１９６１６６号公報には、アン
チヒューズとしてＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳと称する）を用いて、そのドレイン−基板
間のＰＮ接合を破壊する技術が提案されている。

【０００５】しかしながら、この公報に記載された技術
を実際に適用しようとすると、ＮＭＯＳのドレイン−基
板間のＰＮ接合を破壊するには１０Ｖ以上の高電圧が必
要になる。

【０００６】ここで、アンチヒューズとしてのＮＭＯＳ
にプログラミングデータを書込むにあたっては、ＮＭＯ
Ｓのドレイン−基板間のＰＮ接合に高電圧を印加する書
込回路が必要となる。書込回路は、アンチヒューズとし
てのＮＭＯＳと一緒に一枚の半導体基板上にＭＯＳトラ
ンジスタを用いて作成されるのが一般的である。書込み
の際にこのような書込回路にも高電圧が印加され、それ
を構成するＭＯＳトランジスタも損傷を受けるおそれが
ある。

【０００７】そのため、上記公報に記載された技術で
は、アンチヒューズ素子であるＮＭＯＳトランジスタの
ドレインに正の電源電圧Ｖｄｄを印加し、ゲートにはＶ
ｓｓ、すなわちグランド電位を印加すると同時に、ソー
スに負の高電圧Ｖｐｐを印加することによって、ＮＭＯ
Ｓトランジスタをオン状態にして書き込みを行う方法が
提案されている。しかしこの方法では、書き込みのため
に正および負の電源が必要であり、書き込み回路が複雑
になるという問題がある。

【０００８】本発明は、上記事情に鑑み、他の素子を損
傷させることなく、単純な書き込み回路で破壊すること
ができるＭＯＳトランジスタを有する半導体装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、半導体基板表面に形成された第１導
電型の第１ＭＯＳトランジスタと、上記第１ＭＯＳトラ
ンジスタが形成された半導体基板と同じ半導体基板の表
面に形成されたものであって、上記第１ＭＯＳトランジ
スタのドレイン−ソース間の破壊耐圧よりもドレイン−
ソース間の破壊耐圧が低い複数の第１導電型の第２ＭＯ
Ｓトランジスタと、上記複数の第２ＭＯＳトランジスタ
の中から選ばれた少なくとも１個のドレイン−ソース間
に過電圧を印加し、その少なくとも１個の第２ＭＯＳト
ランジスタを破壊する書き込み回路とを備えたことを特
徴とする。

【００１０】本発明の半導体装置は、上記少なくとも１
個の第２ＭＯＳトランジスタのドレイン−ソース間の破
壊耐圧が、上記第１ＭＯＳトランジスタのドレイン−ソ
ース間の破壊耐圧よりも低いため、上記書き込み回路に
よって、上記第１ＭＯＳトランジスタが有するＰＮ接合
を損傷させることなく第２ＭＯＳトランジスタが有する
ＰＮ接合を破壊することができる。

【００１１】また、本発明の半導体装置において、上記
第２ＭＯＳトランジスタの第２導電型のチャネル領域
の、ドレイン拡散層と接してＰＮ接合を形成する領域の
少なくとも一部分の上記第２導電型の不純物の濃度が、
上記第１ＭＯＳトランジスタの対応する部分の上記第２
導電型の不純物の濃度に比較して高い態様であることが
好ましい。

【００１２】この態様では、上記第２ＭＯＳトランジス
タのチャネル領域の、ドレイン拡散層と接してＰＮ接合
を形成する領域の少なくとも一部分が、上記第１ＭＯＳ
トランジスタの、上記一部分に対応する部分よりも上記
第２導電型の不純物の濃度を高くすることで、上記第２
ＭＯＳトランジスタの、ドレイン拡散層とチャネル領域
との間のＰＮ接合面の少なくとも一部分の空乏層の幅を
減少させることができる。その結果、第２ＭＯＳトラン
ジスタのドレイン−ソース間破壊耐圧が低くなり、上記
第１ＭＯＳトランジスタが有するＰＮ接合を損傷させる
ことなく第２ＭＯＳトランジスタが有するＰＮ接合を破
壊することができる。

【００１３】さらに、本発明の半導体装置において、上
記第２ＭＯＳトランジスタのチャネル領域の、上記第２
導電型の不純物濃度が上記第１ＭＯＳトランジスタの対
応する部分に比較して高い一部分が、上記第２ＭＯＳト
ランジスタの上記チャネル領域の幅方向の端部の少なく
とも一方に設けられていることがより好ましい態様であ
る。

【００１４】このような、上記チャネル領域の幅方向の
端部の少なくとも一方の上記第２導電型の不純物の濃度
が高い上記第２ＭＯＳトランジスタでは、ＰＮ接合の降
伏が発生する箇所を特定し、より低い電圧で再現性よく
接合破壊を起こさせることができる。なお、このような
上記第２ＭＯＳトランジスタは、上記チャネル領域の幅
方向の端部に接する素子分離領域に反転層が形成される
ことを防止するために一般的に行われる、いわゆるチャ
ネルストッパ注入工程を利用して簡単に製造することが
できる。

【００１５】ここで、本発明の半導体装置において、上
記第１ＭＯＳトランジスタは、上記書き込み回路の一部
を構成するものであってもよい。

【００１６】

【発明の実施の形態】以下、本発明の半導体装置の実施
形態を説明するが、ここではまず最初に図１を用いて、
本発明の半導体装置が備えるＮＭＯＳについて説明す
る。

【００１７】図１は、本実施形態の半導体装置が備える
ＮＭＯＳを上から見た図である。

【００１８】この図に示されたＮＭＯＳ１００は、Ｐ半
導体基板表面、もしくは、Ｐ型またはＮ型半導体基板表
面のＰウエル領域内に形成されたアクティブ領域１１０
と、その上にゲート絶縁膜を介して、図の左右方向に延
在するゲート電極１１１とから形成されている。アクテ
ィブ領域１１０の、ゲート電極下のＰ型の半導体領域が
チャネル領域１１４であり、その両側（図の上側および
下側）には高濃度のＮ型のドレイン拡散層１１２とソー
ス拡散層１１３とが形成されている。従って、高濃度の
Ｎ型のドレイン拡散層１１２およびソース拡散層１１３
と、Ｐ型のチャネル領域との間にはＰＮ接合が形成され
る。このアクティブ領域１１０の周囲には、他のトラン
ジスタやその他の素子との間の分離のために、素子分離
領域Ｘが形成されている。素子分離領域Ｘの表面には、
例えばＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏ
ｆＳｉｌｉｃｏｎ）法によって分離絶縁膜が形成され
ており、その下面に接する半導体領域内にはＰ型の不純
物が添加された、Ｎチャネルストッパ領域１２０が形成
されている。Ｎチャネルストッパ領域１２０は、アクテ
ィブ領域１１０の周囲に直接接触する高濃度領域１２１
とさらにその外側に連設された低濃度領域１２２とから
なる。高濃度領域１２１には、低濃度領域に比較して高
い濃度でＰ型不純物が添加されている。

【００１９】本実施形態の半導体装置には多数のＮＭＯ
Ｓが含まれる。また、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙＭＯＳ）型半導体装置であれば、ＮＭＯＳに加
えて、導電型が逆のＰ型ＭＯＳトランジスタも多数含ま
れる。ＮＭＯＳには２種類のものが含まれる。第１は、
書き込み回路やその他の回路を構成するために使用され
る、例えば１５Ｖ程度の比較的高いドレイン−ソース間
破壊耐圧を有するＮＭＯＳである。第２は、例えば１０
Ｖ以下の比較的低いドレイン−ソース間破壊耐圧を有す
る、アンチヒューズとして使用されるＮＭＯＳである。
この両者は互いにほぼ同一の構造を有しているが、Ｎチ
ャネルストッパ領域１２０の高濃度領域１２２は第２の
ＮＭＯＳの周囲にしか存在しない。後から述べるよう
に、高濃度領域１２２の存在によって第２のＮＭＯＳの
チャネル領域１１４の幅方向（図の横方向）の端部のＰ
型不純物の濃度が高くなり、破壊耐圧が低下する。

【００２０】次に、図２を参照しながら、この図１に示
されたＮＭＯＳの製造方法について説明する。

【００２１】図２は、図１に示されたＮＭＯＳの製造過
程の状態を段階的に示した図である。ここで図示するの
は、アンチヒューズとして使用される、ドレイン−ソー
ス間破壊耐圧の低いＮＭＯＳの製造工程である。ただ
し、ドレイン−ソース間破壊電圧が高い方のＮＭＯＳの
製造工程も、一部を除いて同一である。

【００２２】ＮＭＯＳは、Ｐ型の半導体基板上か、ある
いはＣＭＯＳではＰ型もしくはＮ型半導体基板表面のＰ
ウェル領域内に形成される。図１に示されたＮＭＯＳ１
００はＰウェル内に形成されたものである。図２（ａ）
に示すＰウェル１３０は、Ｐ型の半導体基板中表面の所
定領域にホウ素イオンを、加速エネルギー３５ｋｅＶ，
ドーズ量７×１０¹²ｃｍ^-2の条件でイオン注入し、約１
１００度で１６時間にわたってドライブイン拡散するこ
とで形成する。次に、半導体基板の表面を薄く酸化する
ことで酸化膜１４０を形成し、その酸化膜１４０の上
に、ＣＶＤ法（化学気層堆積法）によって耐酸化膜を堆
積させる。図２（ａ）に示す窒化膜１５０は、この耐酸
化膜であって、酸化膜１４０上に堆積された後にエッチ
ング加工が施されたものである。

【００２３】次に、Ｎチャネルストッパ領域を形成す
る。まず、Ｐウェル１３０にＰ型の不純物、例えばホウ
素イオンを注入し、図２（ｂ）に示すイオン注入領域Ｙ
を形成する。ここで、窒化膜１５０がマスク部材として
作用し、窒化膜下の半導体領域へのホウ素イオンの注入
は断たれる。ここでのイオン注入は、素子分離領域Ｘの
反転耐圧を決めるためのイオン注入であり、例えば加速
エネルギー４０ｋｅＶ，ドーズ量６×１０¹³ｃｍｍ^-2の
条件で行う。ここまでの工程は、ドレイン−ソース間破
壊耐圧が高いＮＭＯＳについても共通に行う。

【００２４】続いて、図２（ｃ）に示すようにレジスト
マスク１６０を設ける。このレジストマスク１６０は、
イオン注入領域Ｙを、高濃度領域と低濃度領域とに分け
るためのマスクであって、高濃度領域を形成しようとす
る領域を取り囲むようにイオン注入領域Ｙの内側に開口
部を有する。このようなレジストマスク１６０を設けた
後、ホウ素イオンを追加注入する。この追加注入は、例
えば加速エネルギー４０ｋｅＶ，ドーズ量１、２×１０
¹⁴ｃｍｍ^-2の条件で行う。この結果、図２（ｄ）に示す
ような、高濃度領域と低濃度領域とからなるＮチャネル
ストッパ領域１２０が形成される。すなわち、イオン注
入領域Ｙのうち、レジストマスク１６０でマスクされな
かった領域にはホウ素がドーズ量１．８×１０¹⁴ｃｍ^-2
でイオン注入されたことになり、この領域が図１に示さ
れた高濃度領域１２１になる。また、レジストマスク１
６０でマスクされた領域にはホウ素がドーズ量６×１０
¹³ｃｍｍ^-2しかイオン注入されていないことになり、こ
の領域が図１に示された低濃度領域１２２になる。この
ように、Ｎチャネルストッパ領域１２０の高濃度領域１
２１は、フォトマスク工程とイオン注入工程とを各１回
足すことで得ることができる。このような高濃度領域１
２１を形成する工程はドレイン−ソース間破壊耐圧が低
い、アンチヒューズとして使用するＮＭＯＳの製造工程
においてのみ行われる。すなわち、ドレイン−ソース間
破壊耐圧が高いＮＭＯＳおよびその周囲の分離領域に
は、レジストマスク１６０で覆った状態で、高濃度領域
１２１形成のためのホウ素イオン注入を行う。

【００２５】そして、レジストマスク１６０を剥離した
後、素子分離のためのフィールド酸化膜１７０を熱酸化
による選択酸化法で形成し、耐酸化の窒化膜１５０を剥
離して、図２（ｅ）に示すような状態にする。この選択
酸化の際、フィールド酸化膜１７０の端部が窒化膜１５
０の下に潜り込み、バーズピークが形成される。同時
に、熱拡散によってチャネルストッパ領域にイオン注入
したホウ素が拡散し、バーズビーク部にも高濃度領域１
２１が広がる。以上の工程で素子分離領域Ｘが形成され
る。すなわち、図２（ａ）において窒化膜１５０をエッ
チング加工するために使用したマスクによって素子分離
領域Ｘによって囲まれたアクティブ領域１１０の位置が
決定される。ただし、熱酸化時のバーズビークの発生に
よって、窒化膜１５０をエッチング加工するマスクのエ
ッジ位置と、素子分離領域Ｘとアクティブ領域１１０と
の境界位置とは厳密には一致しない。

【００２６】以後は、トランジスタの閾値調整のための
イオン注入、ゲート酸化、ゲート電極形成、およびソー
ス・ドレイン拡散層形成等の通常のＭＯＳトランジスタ
の作成プロセスによりＮＭＯＳ１００を形成する。図２
（ｆ）は、図１に示されたＮＭＯＳ１００のチャネル幅
方向に切断した（図１中のＡ−Ａ参照）断面図である。
前述のように、Ｎチャネルストッパ領域１２０の高濃度
領域１２１は、ドレイン−ソース間破壊耐圧の低いＮＭ
ＯＳの周囲のみに形成され、ドレイン−ソース間破壊耐
圧の高いＮＭＯＳの周囲には形成されない。それ以外
は、ドレイン−ソース間破壊耐圧の高いＮＭＯＳも低い
ＮＭＯＳも同一である。後から述べるように、アクティ
ブ領域１１０の、特にチャネル領域に接する位置に高濃
度領域１２１が形成されたことによって、ＮＭＯＳ１０
０のドレイン−ソース間破壊耐圧が低下する。

【００２７】この後さらに、ＮＭＯＳ１００の表面を覆
う絶縁膜が堆積され、その絶縁膜の必要な箇所にコンタ
クト孔が開口され、このコンタクト孔を介して、ＮＭＯ
Ｓ１００のソース、ドレイン、ゲートおよびウエルに接
続するアルミニウム合金等からなる配線が形成されて、
半導体装置の製造が完了される。

【００２８】ここで、図３を用いて、このような製造工
程においてＰウェル１３０にイオン注入されたホウ素の
ドーズ量と、ＮＭＯＳ１００のＰＮ接合の破壊電圧との
関係について説明する。

【００２９】図３は、図２を用いて説明した製造方法に
よって形成されたＮチャネルストッパ領域のドーズ量
と、ＮＭＯＳのドレイン−ソース間の破壊電圧との関係
を示す片対数グラフである。

【００３０】図３のグラフの横軸は対数軸であって、Ｎ
チャネルストッパ領域１２０を形成するためにイオン注
入した合計のホウ素のドーズ量（ｃｍ^-2）を表してい
る。また、図３のグラフの縦軸は、ＮＭＯＳのドレイン
−ソース間破壊耐圧（Ｖ）を表している。ここにいうＮ
ＭＯＳ破壊耐圧とは、ＮＭＯＳを破壊して低抵抗化させ
ることができる電圧、すなわち、ＮＭＯＳ１００のソー
スとＰウエル、およびゲートをグランド電位にし、ドレ
インに印加される正の電圧を徐々に増加させていったと
きに、ドレイン−ウエル間のＰＮ接合が破壊される電圧
である。この図３のグラフから、ドーズ量が多くなるに
つれてドレイン−ソース間破壊耐圧は低下することがわ
かり、破壊電圧を１０Ｖ未満にするには、ドーズ量を
１．３×１０ ¹⁴ｃｍ^-2以上に設定すればよいことがわか
る。図２において説明した製造方法によって作成した高
濃度領域１２１に取り囲まれたＮＭＯＳ１００では、高
濃度領域１２１のドーズ量（２回に分けて行ったホウ素
イオン注入の合計ドーズ量）は１．８×１０¹⁴ｃｍ^-2で
あるため、破壊耐圧は約８Ｖになる。これに対して低濃
度領域１２２に取り囲まれたＮＭＯＳの破壊耐圧は低濃
度領域１２２のドーズ量である６×１０¹³ｃｍ^-2で決定
され、約１５Ｖである。このように、図２で説明した製
造方法で、Ｎチャネルストッパ領域１２０のドーズ量を
変化させることのみによって、ドレイン−ソース間破壊
電圧が大きく異なる２種類のＮＭＯＳ含む半導体装置を
製造することができる。この例では、破壊電圧の低いＮ
ＭＯＳを取り囲むＮチャネルストッパ領域を形成するた
めのＰ型不純物ドーズ量（合計値）は、破壊電圧の高い
ＮＭＯＳを取り囲むＮチャネルストッパ領域を形成する
ためのＰ型不純物のドーズ量の３倍であった。アンチヒ
ューズとして使用するＮＭＯＳのドレイン−ソース間破
壊耐圧と、書き込み回路やその他の回路を構成するため
に使用するＮＭＯＳのドレイン−ソース間破壊耐圧との
差を十分に大きくするためには、一般的に、前者のチャ
ネルストッパ領域形成用のＰ型不純物注入ドーズ量（合
計ドーズ量）を、後者のチャネルストッパ領域形成用の
Ｐ型不純物注入ドーズ量の約２倍以上、好ましくは約
２．５倍以上にする。

【００３１】このように、チャネルストッパ領域形成用
のＰ型不純物注入ドーズ量を増大させることによって、
ＮＭＯＳのドレイン−ソース間破壊耐圧が低下する原因
を考察する。

【００３２】ＭＯＳトランジスタのドレイン−ソース間
に高電圧を印加した場合、ドレイン拡散層１１２とチャ
ネル領域１１４との聞のＰＮ接合が逆バイアスされ、そ
のＰＮ接合の空乏層に高電界が印加される。図１におい
てチャネルの幅方向、すなわち左右の端部は、チャネル
ストッパ領域の高濃度領域１２１に隣接しているため、
ＬＯＣＯＳ酸化、もしくはそれ以降の熱処理工程におい
てＰ型不純物が拡散し、Ｐ型不純物の濃度が、幅方向の
中央部分に比較して高くなっている。このため、端部で
は中央部分に比較して空乏層の幅がさらに狭くなり、さ
らに電界強度が増大する。従って、図１に示したＮＭＯ
Ｓのドレイン−ソース間に破壊耐圧以上の高電圧を印加
した場合、最初は、図１に矢印で示した２箇所のいずれ
かにおいてドレイン拡散層１１２とチャネル領域１１４
との間のＰＮ接合で突発的な降伏が発生すると考えられ
る。そしてその結果、その降伏が発生した部分に集中し
て電流が流れて、降伏状態が持続されるものと考えられ
る。

【００３３】例えば、ドレイン−ソース間破壊耐圧を低
くするＮＭＯＳのアクティブ領域が形成されるＰウエル
のＰ型不純物濃度を、他のＮＭＯＳのアクティブ領域が
形成されるＰウエルのＰ型不純物濃度に比較して高くす
ることにより、チャネル領域１１４全体のＰ型不純物濃
度を増大させ、ドレイン拡散層１１２とチャネル領域１
１４との間のＰＮ接合面全体の空乏層の幅を減少させ、
降伏耐圧を低下させることも可能である。しかし、図１
に示したように、チャネル領域１１４の端部に接する高
濃度のチャネルストッパ領域１２１を設け、チャネル領
域１１４の端部のＰ型不純物の濃度を局所的に増大させ
ることにより、ＰＮ接合の降伏が発生する箇所を特定
し、より低い電圧で、再現性よく、接合破塙を起こすこ
とが可能である。

【００３４】続いて、本実施形態の半導体装置について
説明する。この半導体装置は、図１に示すＮＭＯＳ１０
０を有する１ビットのデータ記憶回路を複数備えたもの
であって、公知のＣＭＯＳ半導体装置の製造方法に、図
２を用いて説明した破壊耐圧の低いＮＭＯＳの製造方法
を組み合わせて、すなわち図２（ｃ）、（ｄ）の、破壊
耐圧を低く設定するＮＭＯＳの周囲の分離領域への追加
のチャネルストッパイオン注入を加えて製造されたもの
である。以下、図４を用いて、この半導体装置が備える
１ビットのデータ記憶回路について説明する。

【００３５】図４は、１ビットのデータ記憶回路の回路
図である。

【００３６】図４に示されたデータ記憶回路１０は、破
壊耐圧を落としたＮＭＯＳ１００の他、高電圧印加回路
２００と読出回路３００とを備えている。

【００３７】高電圧印加回路２００は、Ｐ型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳと称する）２０１を備え、こ
のＰＭＯＳ２０１のゲートは入力端子Ａに接続されてい
る。入力端子Ａは、書込まれるデータが入力される端子
である。また、このＰＭＯＳ２０１のソースはＶｄｄ１
端子に接続されるとともに、このＰＭＯＳ２０１のドレ
インは、破壊耐圧を落としたＮＭＯＳ１００のドレイン
１１２に接続されている。Ｖｄｄ１端子は、書込み時に
１０Ｖの書込用電源に接続される端子である。なお、Ｖ
ｄｄ１端子と入力端子Ａとの間には、電圧調整用の抵抗
２００１が設けられている。

【００３８】ＮＭＯＳ１００は、この１ビットのデータ
記憶回路１０におけるアンチヒューズとして機能し、入
力端子Ａに入力されたデータに基づいて、高電圧印加回
路２００によって破壊されたり、破壊されなかったりす
るものである。このようなＮＭＯＳ１００のソース１１
３およびＰウェル１３０はグランドＧＮＤに接続されて
いる。また、このＮＭＯＳ１００のゲート電極１１１
は、電圧調整用の抵抗１００１を介してグランドＧＮＤ
に接続され、常に‘Ｌ’レベルである。したがって、こ
のＮＭＯＳ１００は常にオフ状態となり、破壊されてい
ない状態ではこのＮＭＯＳ１００の抵抗値は高抵抗であ
る。

【００３９】読出回路３００はインバータ３１０を備
え、このインバータ３１０の出力は出力端子ＯＵＴに接
続されている。またこのインバータ３１０は、ＰＭＯＳ
３１１とＮＭＯＳ３１２とを備え、このＰＭＯＳ３１１
のゲートとＮＭＯＳ３１２のゲートはノード３１０１で
共通接続されている。さらに、電源端子ＶＤＤとこのノ
ード３１０１との間には、抵抗３２０が接続されてい
る。この抵抗３２０は、破壊されていないアンチヒュー
ズであるＮＭＯＳ１００のオフ状態の抵抗値よりは遥か
に小さく、破壊されたそのＮＭＯＳ１００の抵抗値より
は遥かに大きな抵抗値を有するものである。電源端子Ｖ
ＤＤは、３．３Ｖの電源に接続される端子である。

【００４０】そして、例えば図５にブロック図が示され
たように、必要な個数（ｎ個）の、図４に示されたよう
な１ビットの記憶回路１０−１〜１０−ｎが、選択回路
５０と組み合わされて、必要なビット数（ｎビット）の
記憶回路６０が構成される。図示された選択回路５０
は、シフトレジスタ５１０を使用したものであり、出力
端子ＯＵＴ１からＯＵＴｎまでを、クロック入力端子Ｃ
ＬＫに入力されたクロック信号に従って順次選択し、ク
ロック信号に同期してデータ入力端子ＤＡＴＡに入力さ
れるデータ信号を出力するものである。なお、シフトレ
ジスタ５１０のそれぞれの出力端子には、例えばＮＭＯ
Ｓ５２０−１〜５２０−ｎからなるバッファが設けられ
ている。

【００４１】このような選択回路５０と、ｎ個の１ビッ
トの記憶回路１０−１〜１０−ｎの中の高電圧印加回路
２００とが組み合わされて、ｎビットの書き込み回路が
構成される。すなわち、ｎビットのそれぞれのために設
けられたアンチヒューズ用ＮＭＯＳ１００の中から選ば
れたものに高電圧を印加し、破壊することによってｎビ
ットのデータを書き込む。

【００４２】なお、選択回路５０を構成するＮＭＯＳや
ＰＭＯＳ、高電圧印加回路２００を構成するＰＭＯＳ、
および読み出し回路３００を構成するＮＭＯＳやＰＭＯ
Ｓはいずれも、１５Ｖ程度の高いドレイン−ソース間破
壊耐圧を有している。

【００４３】続いて、このような１ビットのデータ記憶
回路１０における回路動作を、書込み時と読出し時とに
分けて説明する。

【００４４】書込み時において、入力端子Ａに論理
「１」が入力されると、高電圧印加回路２００のＰＭＯ
Ｓ２０１はオフ状態となり、アンチヒューズとして機能
するＮＭＯＳ１００には、ＶＤＤ１端子に接続された書
込用電源から印加される１０Ｖの電圧が無印加となる。
この結果、アンチヒューズとして機能するＮＭＯＳ１０
０のＰＮ接合は破壊されず、このＮＭＯＳ１００は高抵
抗状態のままである。一方、入力端子Ａに論理「０」が
入力されると、高電圧印加回路２００のＰＭＯＳ２０１
はオン状態となり、アンチヒューズとして機能するＮＭ
ＯＳ１００のドレイン−ソース間に、書込用電源から１
０Ｖの電圧が印加され、そのドレイン拡散層とチャネル
領域との間のＰＮ接合は破壊される。この際、選択回路
５０や高電圧印加回路２００のＮＭＯＳやＰＭＯＳの破
壊耐圧は１０Ｖよりも高いため、アンチヒューズとして
機能するＮＭＯＳ１００以外のＮＭＯＳやＰＭＯＳまで
破壊されてしまうことは無い。アンチヒューズとして機
能するＮＭＯＳ１００のＰＮ接合が破壊されると、この
ＮＭＯＳ１００は低抵抗化して導通状態になる。破壊に
必要な高電圧印加時間は数ｍｓ以下であった。また、破
壊に必要な高電圧電源の電流は数１０ｍＡであった。

【００４５】読出し時においては、入力端子Ａを開放状
態にする。ここで、アンチヒューズとして機能するＮＭ
ＯＳ１００が破壊されて低抵抗化している場合には、ノ
ード３１０１が‘Ｌ’レベルとなり、出力端子ＯＵＴに
は‘Ｈ’レベルの信号が出力される。一方、アンチヒュ
ーズとして機能するＮＭＯＳ１００が破壊されず高抵抗
のままであると、ノード３１０１が‘Ｈ’レベルとな
り、出力端子ＯＵＴには‘Ｌ’レベルの信号が出力され
る。このように読み出した信号は、例えば、抵抗素子や
容量素子の接続／非接続を決定し、回路パラメータを決
定することによって、所望の回路動作を実現するために
利用することができる。

【００４６】図４に示した回路では、アンチヒューズと
して使用するＮＭＯＳ１００のゲートを抵抗１００１を
介してソースに接続し、オフ状態でドレイン−ソース間
に過電圧を印加して、破壊を行った。特開平４−１９６
１６６号公報に記載されたようにオン状態で破壊を行う
ことも可能であるが、ここでは採用しなかった。なお、
図１に示したのは、低濃度ドレイン領域を有さない、シ
ングルドレイン構造のＭＯＳトランジスタである。ＬＤ
Ｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒｅｉｎ）構造を
有するＭＯＳトランジスタをアンチヒューズとして使用
することも可能ではあるが、破壊耐圧を低くするために
は、シングルドレイン構造の方が好ましい。

【００４７】以上、破壊耐圧が低いＮＭＯＳを備えた半
導体装置について説明したが、本発明の半導体装置は、
破壊耐圧が低いＰＭＯＳを備えた半導体装置であっても
よい。

【００４８】

【発明の効果】以上、説明したように、本発明の半導体
装置によれば、他の素子を損傷させることなく、目的の
ＭＯＳトランジスタのＰＮ接合を破壊することができ
る。

【図面の簡単な説明】

【図１】本実施形態の半導体装置が備えるＮＭＯＳを上
から見た図である。

【図２】図１に示されたＮＭＯＳの製造過程の状態を段
階的に示した図である。

【図３】図２を用いて説明した製造方法によって形成さ
れたＮチャネルストッパ領域のドーズ量と、ＮＭＯＳの
ドレイン−ソース間の破壊電圧との関係を示す片対数グ
ラフである。

【図４】１ビットのデータ記憶回路の回路図である。

【図５】ｎビットのデータ記憶回路のブロック図であ
る。

【符号の説明】

１半導体装置１０１ビットのデータ記憶回路５０選択回路６０ｎビットのデータ記憶回路１００ＮＭＯＳ１１０アクティブ領域１１１ゲート電極１１２ドレイン拡散層１１３ソース拡散層１１４チャネル領域１２０Ｎチャネルストッパ領域１２１高濃度領域１２２低濃度領域１３０Ｐウェル１４０酸化膜１５０窒化膜１６０レジストマスク１７０フィールド酸化膜２００書き込み回路２０１ＰＭＯＳ３００読出回路３１０インバータ３１１ＰＭＯＳ３１２ＮＭＯＳ３２０抵抗５１０シフトレジスタ５２０ＮＭＯＳＸ素子分離領域Ｙイオン注入領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/04 Ｖ５Ｆ０８３ 27/088 27/08 １０２Ｂ 27/08 ３３１ 27/10 ４３１ (72)発明者久野勇東京都千代田区内幸町２丁目２番３号川崎製鉄株式会社内 (72)発明者福島崇仁東京都千代田区内幸町２丁目２番３号川崎製鉄株式会社内 (72)発明者青池淳司千葉県船橋市前原西２丁目14番２号津田沼駅前安田ビル10階アナセム株式会社内Ｆターム(参考） 4M108 AB05 AB14 AB36 AC50 AD13 5F032 AA14 AC01 BA01 CA17 CA24 5F038 AV06 AV15 DF05 DF16 DF20 EZ13 EZ20 5F048 AA02 AB01 AB03 AC01 AC03 BA01 BC03 BC05 BC20 BD04 BE03 BG12 BH07 BH08 CC01 CC09 CC18 CC19 5F064 BB15 CC12 FF22 FF24 FF28 FF45 5F083 CR13

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成された第１導電型
の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタが形成された半導体基板と
同じ半導体基板の表面に形成されたものであって、前記
第１ＭＯＳトランジスタのドレイン−ソース間の破壊耐
圧よりもドレイン−ソース間の破壊耐圧が低い複数の第
１導電型の第２ＭＯＳトランジスタと、前記複数の第２ＭＯＳトランジスタの中から選ばれた少
なくとも１個のドレイン−ソース間に過電圧を印加し、
該少なくとも１個の第２ＭＯＳトランジスタを破壊する
書き込み回路とを備えたことを特徴とする半導体装置。
【請求項２】前記第２ＭＯＳトランジスタの第２導電
型のチャネル領域の、ドレイン拡散層と接してＰＮ接合
を形成する領域の少なくとも一部分の前記第２導電型の
不純物の濃度が、前記第１ＭＯＳトランジスタの対応す
る部分の前記第２導電型の不純物の濃度に比較して高い
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記第２ＭＯＳトランジスタのチャネル
領域の、前記第２導電型の不純物濃度が前記第１ＭＯＳ
トランジスタの対応する部分に比較して高い一部分が、
前記第２ＭＯＳトランジスタの前記チャネル領域の幅方
向の端部の少なくとも一方に設けられていることを特徴
とする請求項２記載の半導体装置。
【請求項４】前記第１ＭＯＳトランジスタは、前記書
き込み回路の一部を構成するものであることを特徴とす
る請求項１から３のうちのいずれか１項記載の半導体装
置。