KR20010004551A - 반도체 집적 장치의 제조방법 - Google Patents

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Abstract

반도체 집적회로의 제조방법에 관한 것으로, 표면형 채널을 갖는 P형 모스 트랜지스터와 P형 활성영역 위에 플러그 전극을 형성시켜 활성영역의 접합 누설전류를 줄임으로써, 제품 특성을 향상시킬 수 있고 콘택홀 형성시 공정여유를 줄 수 있는 효과가 있다. 또한, 후속의 열공정시 플러그 전극 및 게이트 전극용 폴리실리콘에서 접합영역으로 불순물이 확산되어 콘택홀 형성시 접합영역에 결함이 발생했더라도 이를 회복시켜 신뢰성이 높은 제품을 생산할 수 있다.

Description

반도체 집적 장치의 제조방법{Method of manufacture semiconductor integrated device}
반도체 집적회로의 제조방법에 관한 것으로, 특히 표면형 채널(Surface Channel)을 갖는 피형(P-Type) 모스(MOS) 트랜지스터와 P형 활성영역 위에 플러그 전극(Plug)을 형성시켜 활성영역의 접합 누설전류를 줄임으로써 제품 특성을 향상시킨 반도체 집적회로의 제조방법에 관한 것이다.
일반적으로, 반도체 집적회로가 점차 고집적화되면서 트랜지스터의 크기가 줄고, 이에 따라 단거리 효과(Short Channel Effect)를 최소화 하기 위하여 활성영역의 깊이를 줄이는 추세에 있다. 그러나, 현재 집적회로에 사용되고 있는 P형 MOS 트랜지스터는 메몰형 채널(Buried Channel)을 사용함으로써 소자의 특성상 트랜지스터의 크기를 줄이는데 한계가 있고, 포화전류(Saturaion Current)도 N형 모스 트랜지스터보다 현저히 적어서 이들을 이용할 경우 낮은 전압에서 동작하는 제품을 만들기가 어려웠다. 또한, 단거리 채널 효과(Short Channel Effect)를 최소화하기 위하여 활성영역의 깊이를 줄여야 하지만 이는 활성영역과 전극과의 접속을 위한 콘택 홀(Contact Hole) 형성시 높은 어스팩트 비(Aspect Ratio)로 인하여 공정 여유가 줄어 들고 심지어는 과도한 식각 등으로 인해 활성영역이 일부 파괴되어 과도한 누설전류를 발생시킴으로써 제품의 질을 저하시키고, 생산성을 저하시키는 문제점이 있었다. 최근에 이를 극복하기 위한 공정방법들이 제시되고 있으나, 이들은 기존의 공정에 비해 현실성이 부족할 뿐만아니라 공정의 불안정성으로 인하여 불량을 유발할 가능성이 커서 궁극적으로는 위에서 언급한 문제점들을 해결하기에는 미흡하였다.
그러면, 첨부한 도면을 참조하여 종래 반도체 집적회로의 제조방법과 그에 따른 문제점들을 설명하기로 한다.
도 1은 P-Well(웰)과 N-웰이 형성된 반도체 기판(10)위에 필드산화막(12)을 이용해 분리영역을 형성하고 게이트 산화막(14)과 게이트 전극 및 워드선용 불순물이 주입된 폴리실리콘(16)을 시간 지연없이 일정 두께로 증착한 다음, 일정 두께의 마스크 절연막(18)을 증착하고, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막(20)을 이용해 엘디디(LDD; Lightly Doped Diffusion) 구조의 N형 활성영역(22)과 P형 활성영역(24)을 갖는 트랜지스터를 형성한다. 이어서, 일정두께의 제 1절연막(26)을 증착하고, 마게용 콘택 홀 마스크를 이용해 N형 활성영역위에만 콘택 홀(28)을 형성한 후, 불순물이 주입된 폴리실리콘을 증착하고, 화학기계적 연마(CMP;Chemical Mechanical Polishing)을 이용해서 완충용 폴리실리콘 전극(30) 형성에 이어서 일정 두께의 제 2절연막(32)을 증착한 다음, 이들 트랜지스터 소자를 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택홀(28)을 형성하고, 금속계 물질(36)을 이용해 콘택 홀을 통하여 각각의 영역에 콘택 홀(34)을 형성하고, 금속계 물질(36)을 이용해 콘택 홀을 통하여 각각의 소자와 접속함으로써 공정을 완성한 단면도이다.
그러나, 이와 같이 구성된 종래의 반도체 집적회로의 제조방법에 있어서는, 는 메몰형 채널을 사용하는 P형 모스 트랜지스터로 인해 소자의 특성상 트랜지스터의 크기를 줄이는데 한계가 있을 뿐만 아니라 낮은 전압에서 동작하는 제품을 만들기에 어려워진다. 또한, P형 활성영역 위에 콘택 홀을 형성시 소자간의 완전한 접속을 위하여 목표량보다 과도한 식각을 해 주어야 하는데 이 경우 높은 어스팩트 비(Aspect Ratio)로 인하여 식각의 목표량만큼 과도식각의 목표량도 증가하면서 활성영역의 일부를 파괴시켜 과도한 누설전류를 발생시킴으로써 제품의 질을 저하시키고, 생산성을 저하시키는 문제점이 있었다. 특히 디램(DRAM)이나 엠엠엘(MML; Memory Merged Logic) 제품은 셀(Cell) 부분으로 인해 상기 제 2절연막은 적층 구조가 되어 문제가 더욱 심각하게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 기존의 공정을 이용해 표면형 채널을 갖는 P형 모스 트랜지스터와 P형 활성영역 위에 플러그 전극을 형성시켜 활성영역의 접합 누설전류를 줄임으로써 제품 특성을 향상시킨 반도체 집적회로의 제조방법을 제공하는데 있다.
도 1은 종래의 메몰형 채널을 사용한 P형 모스 트랜지스터의 단면도
도 2a 내지 도 2e는 본 발명에 의한 표면형 채널을 갖는 P형 모스 트랜지스터의 제조공정 단면도
도 3은 본 발명에 의한 표면형 채널을 갖는 P형 모스 트랜지스터의 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
10,110 : 기판 12,112 : 필드 산화막
14,114 : 게이트 산화막 16,116 : 폴리실리콘
18,118 : 마스크 절연막 20,120 : 스패이서 절연막
22,122 : N형 활성 영역 24,124 : P형 활성 영역
26,126 : 제 1절연막 28,128 : 콘택홀
30,130 : 폴리실리콘 전극 32,132 : 제 2절연막
34,134 : 콘택홀 36,136 : 금속계 물질
상기 목적을 달성하기 위하여, 본 발명의 반도체 집적회로의 제조방법은,
P웰과 N웰이 형성된 반도체 기판 위에 필드산화막을 이용해 분리영역을 형성하고 게이트 산화막을 증착하는 제 1과정과, 게이트 전극 및 워드선으로 사용하기 위해 불순물이 주입되지 않은 폴리실리콘을 시간 지연없이 일정 두께로 증착하는 제 2과정과, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막을 이용해 엘디디 구조의 N형 활성영역과 P형 활성영역을 갖는 트랜지스터 형성에 이어서 일정두께의 제 1절연막을 증착하는 제 3과정과, 완충용 플러그 전극 형성을 위한 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택홀이 형성되도록 감광막을 형성하는 제 4과정을 구비한 제 1단계와,
상기 감광막을 이용해 제 1절연막을 선택적으로 식각해 콘택 홀을 형성하는 제 5과정과, 완충용 플러그 전극 형성을 위해 불순물이 주입되지 않은 폴리실리콘을 증착하는 제 6과정과, 게이트 전극 및 워드선용 폴리실리콘 위에서 멈추도록 화학기계적 연마를 이용해서 폴리실리콘과 제 1절연막을 제거하여 플러그 전극을 형성하는 제 7과정을 구비한 제 2단계와,
상기 제 1단계에서 N형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막을 노광하는 제 8과정과, 이 감광막을 장애물로 이용해 플러그 전극 및 게이트 전극용 폴리실리콘에 n형 이온주입을 행한 다음 감광막을 제거하는 제 9과정과, 상기 제 1단계의 공정에서 P형 활성영역 활성시 사용한 동일 마스크를 이용해 감광막을 노광한 후 이 감광막을 장애물로 이용해 폴리실리콘에 P형 이온주입을 행하고 감광막을 제거하는 제 10과정을 구비한 제 3단계와,
상기 폴리실리콘 위에 일정두께의 제 2절연막을 증착한 다음 평탄화를 위한 고온공정을 진행하는 제 11과정과, 트랜지스터 소자들을 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택 홀을 형성하는 제 12과정과, 금속계 물질을 이용해 콘택 홀을 통하여 각각의 소자와 접속하는 제 13과정을 구비한 제 4단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 반도체 집적회로의 제조방법은,
P웰과 N웰이 형성된 반도체 기판 위에 필드산화막을 이용해 분리영역을 형성하고 게이트 산화막을 증착하는 제 1과정과, 게이트 전극 및 워드선으로 사용하기 위해 불순물이 주입되지 않은 폴리실리콘을 시간 지연없이 일정 두께로 증착하는 제 2과정과, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막을 이용해 엘디디 구조의 N형 활성영역과 P형 활성영역을 갖는 트랜지스터 형성에 이어서 일정두께의 제 1절연막을 증착하는 제 3과정과, 완충용 플러그 전극 형성을 위한 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택홀이 형성되도록 감광막을 형성하는 제 4과정을 구비한 제 1단계와,
상기 감광막을 이용해 제 1절연막을 선택적으로 식각해 콘택 홀을 형성하는 제 5과정과, 상기 콘택 홀 위에 금속성 물질을 증착하여 플러그 전극을 형성하는 제 6과정과, 상기 폴리실리콘과 제 1절연막을 화학기계적 연마를 이용하여 제거하는 제 7과정을 구비한 제 2단계와,
상기 금속성 물질이 산화되는 것을 막기 위해 일정두께의 절연막을 증착하는 제 3단계와,
상기 제 1단계에서 N형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막을 노광하는 제 8과정과, 이 감광막을 장애물로 이용해 플러그 전극 및 게이트 전극용 폴리실리콘에 n형 이온주입을 행한 다음 감광막을 제거하는 제 9과정과, 상기 제 1단계의 공정에서 P형 활성영역 활성시 사용한 동일 마스크를 이용해 감광막을 노광한 후 이 감광막을 장애물로 이용해 폴리실리콘에 P형 이온주입을 행하고 감광막을 제거하는 제 10과정을 구비한 제 4단계와,
상기 폴리실리콘 위에 일정두께의 제 2절연막을 증착한 다음 평탄화를 위한 고온공정을 진행하는 제 11과정과, 트랜지스터 소자들을 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택 홀을 형성하는 제 12과정과, 금속계 물질을 이용해 콘택 홀을 통하여 각각의 소자와 접속하는 제 13과정을 구비한 제 5단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2e는 본 발명에 의한 표면형 채널을 갖는 P형 모스 트랜지스터의 제조공정 단면도이다.
먼저, 도 2a는 P웰과 N웰이 형성된 반도체 기판(110)위에 필드산화막(112)을 이용해 분리영역을 형성하고 게이트 산화막(114)을 증착한 다음, 게이트 전극 및 워드선으로 사용하기 위해 불순물이 주입되지 않은 폴리 실리콘(116)을 시간 지연없이 일정두께로 증착하고, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막(120)을 이용해 엘디디(LDD) 구조의 N형 활성영역(122)과 P형 활성영역(126)을 갖는 트랜지스터 형성에 이어서 일정 두께의 제 1절연막(126)을 증착하고, 완충용 플러그 전극 형성을 위한 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택 홀이 형성되도록 감광막(140)을 형성한 상태의 단면도이다.
도 2b는 도 2a의 감광막(140)을 이용해 제 1절연막(126)을 선택적으로 식각해 콘택 홀(128)을 형성한 후, 완충용 플러그 전극 형성을 위해 불순물이 주입되지 않은 폴리 실리콘(116)을 증착하고, 게이트 전극 및 워드선용 폴리실리콘(116)위에서 멈추도록 화학 기계적 연마(CMP)를 이용해서 폴리실리콘(116)과 제 1절연막(126)을 제거하여 전극(130) 형성한 상태의 단면도이다.
도 2c도의 도 2a 공정에서 N형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막(142)을 노광하고, 이 감광막(142)을 장애물로 이용해 플러그 전극(130) 및 게이트 전극용 폴리실리콘(116)에 n형 이온주입을 행하는 공정에 대한 단면도이다.
도 2d는 감광막(142)을 제거하고 마찬가지로 도 2a의 공정에서 P형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막(144)을 노광하고, 이 감광막(144)을 장애물로 이용해 폴리실리콘에 P형 이온주입을 행하는 공정에 대한 단면도이다.
도 2e는 감광막(144)을 제거하고 공정 일정 두께의 제 2절연막(132)을 증착한 다음, 평탄화를 위한 고온공정을 진행한 다음, 이들 트랜지스터 소자들을 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택홀(134)을 형성하고, 금속계 물질(136)을 이용해 콘택 홀(134)을 통하여 각각의 소자와 접속함으로써 본 발명에 의한 공정을 완성한 단면도이다. 상기 플러그 전극(130) 및 게이트 전극(116)용 폴리실리콘은 평탄화를 위한 고온공정이나 유전막 형성을 위한 고온공정을 거치면서 이온이 활성화되어 전극의 역할을 하게 된다.
도 3은 본 발명의 다른 실시예로 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택 홀(128)을 형성하는 공정까기는 도 2와 동일하게 진행한 후, 플러그 전극으로 텅스텐 등의 금속성 물질을 증착하고, 화학기계적 연마(CMP)을 이용해서 플러그 전극(160) 형성하고, 후속의 열공정으로 인해 금속성 물질이 산화되는 것을 방지하기 위해 일정 두께의 질화막 등의 절연막(162)을 증착하는 공정에 이어서 후속의 N, P형 불순물 이온주입 공정을 행하고, 일정 두께의 제 2절연막(150)을 증착하는 이후의 공정은 도 2와 동일하게 진행된 상태의 단면도이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 집적회로의 제조방법에 의하면, 기존의 공정을 이용해 표면형 채널을 갖는 P형 모스 트랜지스터와 P형 활성영역 위에 플러그 전극을 형성시켜 활성영역의 접합 누설전류를 줄임으로써, 제품 특성을 향상시킬 수 있고, 콘택홀 형성시 공정여유를 줄 수 있는 효과가 있다. 또한, 후속의 열공정시 플러그 전극 및 게이트 전극용 폴리실리콘에서 접합영역으로 불순물이 확산되어 콘택홀 형성시 접합영역에 결함이 발생했더라도 이를 회복시켜 신뢰성이 높은 제품을 생산할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 집적회로의 제조방법에 있어서,
    P웰과 N웰이 형성된 반도체 기판 위에 필드산화막을 이용해 분리영역을 형성하고 게이트 산화막을 증착하는 제 1과정과, 게이트 전극 및 워드선으로 사용하기 위해 불순물이 주입되지 않은 폴리실리콘을 시간 지연없이 일정 두께로 증착하는 제 2과정과, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막을 이용해 엘디디 구조의 N형 활성영역과 P형 활성영역을 갖는 트랜지스터 형성에 이어서 일정두께의 제 1절연막을 증착하는 제 3과정과, 완충용 플러그 전극 형성을 위한 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택홀이 형성되도록 감광막을 형성하는 제 4과정을 구비한 제 1단계와,
    상기 감광막을 이용해 제 1절연막을 선택적으로 식각해 콘택 홀을 형성하는 제 5과정과, 완충용 플러그 전극 형성을 위해 불순물이 주입되지 않은 폴리실리콘을 증착하는 제 6과정과, 게이트 전극 및 워드선용 폴리실리콘 위에서 멈추도록 화학기계적 연마를 이용해서 폴리실리콘과 제 1절연막을 제거하여 플러그 전극을 형성하는 제 7과정을 구비한 제 2단계와,
    상기 제 1단계에서 N형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막을 노광하는 제 8과정과, 이 감광막을 장애물로 이용해 플러그 전극 및 게이트 전극용 폴리실리콘에 n형 이온주입을 행한 다음 감광막을 제거하는 제 9과정과, 상기 제 1단계의 공정에서 P형 활성영역 활성시 사용한 동일 마스크를 이용해 감광막을 노광한 후 이 감광막을 장애물로 이용해 폴리실리콘에 P형 이온주입을 행하고 감광막을 제거하는 제 10과정을 구비한 제 3단계와,
    상기 폴리실리콘 위에 일정두께의 제 2절연막을 증착한 다음 평탄화를 위한 고온공정을 진행하는 제 11과정과, 트랜지스터 소자들을 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택 홀을 형성하는 제 12과정과, 금속계 물질을 이용해 콘택 홀을 통하여 각각의 소자와 접속하는 제 13과정을 구비한 제 4단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  2. 반도체 집적회로의 제조방법에 있어서,
    P웰과 N웰이 형성된 반도체 기판 위에 필드산화막을 이용해 분리영역을 형성하고 게이트 산화막을 증착하는 제 1과정과, 게이트 전극 및 워드선으로 사용하기 위해 불순물이 주입되지 않은 폴리실리콘을 시간 지연없이 일정 두께로 증착하는 제 2과정과, 게이트 전극용 마스크를 이용해 일정 패턴을 형성한 후 이온주입과 스패이서 절연막을 이용해 엘디디 구조의 N형 활성영역과 P형 활성영역을 갖는 트랜지스터 형성에 이어서 일정두께의 제 1절연막을 증착하는 제 3과정과, 완충용 플러그 전극 형성을 위한 콘택 홀 마스크를 이용해 N형과 P형 활성영역 모두에 콘택홀이 형성되도록 감광막을 형성하는 제 4과정을 구비한 제 1단계와,
    상기 감광막을 이용해 제 1절연막을 선택적으로 식각해 콘택 홀을 형성하는 제 5과정과, 상기 콘택 홀 위에 금속성 물질을 증착하여 플러그 전극을 형성하는 제 6과정과, 상기 폴리실리콘과 제 1절연막을 화학기계적 연마를 이용하여 제거하는 제 7과정을 구비한 제 2단계와,
    상기 금속성 물질이 산화되는 것을 막기 위해 일정두께의 절연막을 증착하는 제 3단계와,
    상기 제 1단계에서 N형 활성영역 형성시 사용한 동일 마스크를 이용해 감광막을 노광하는 제 8과정과, 이 감광막을 장애물로 이용해 플러그 전극 및 게이트 전극용 폴리실리콘에 n형 이온주입을 행한 다음 감광막을 제거하는 제 9과정과, 상기 제 1단계의 공정에서 P형 활성영역 활성시 사용한 동일 마스크를 이용해 감광막을 노광한 후 이 감광막을 장애물로 이용해 폴리실리콘에 P형 이온주입을 행하고 감광막을 제거하는 제 10과정을 구비한 제 4단계와,
    상기 폴리실리콘 위에 일정두께의 제 2절연막을 증착한 다음 평탄화를 위한 고온공정을 진행하는 제 11과정과, 트랜지스터 소자들을 연결하는 회로를 구성하기 위한 전극을 형성하기 위하여 콘택 홀 마스크를 이용해 각각의 영역에 콘택 홀을 형성하는 제 12과정과, 금속계 물질을 이용해 콘택 홀을 통하여 각각의 소자와 접속하는 제 13과정을 구비한 제 5단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
KR100475135B1 (ko) * 2000-08-03 2005-03-08 매그나칩 반도체 유한회사 반도체 소자의 콘택 형성방법

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