KR100395911B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000000206 photolithography Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 108091026890 Coding region Proteins 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 abstract description 6
- 108700026244 Open Reading Frames Proteins 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 오픈 베이스 특성을 이용하여 소오스/드레인 불순물 영역을 형성하고, 소오스/드레인을 연결하는 고농도 불순물 이온 주입을 실시한 후 제 1 콘택홀과, 무결정 폴리 실리콘막 및 , PMD막을 차례로 형성하고 이온 주입을 한 후 금속 배선을 형성함으로써, 제 1 콘택홀을 이용하여 코딩하므로 여타의 코딩 영역이 필요하지 않아 칩 면적을 줄일 수 있고, PMD 증착전에 제 1 콘택홀을 형성하므로 반도체 기판의 손상을 줄여 누설 전류를 감소시키며, 일반적인 롬 코딩과는 반대로 Off 특성에서 반대타입의 이온 주입으로 ON 특성을 갖도록 하며 금속 배선 증착시에 금속 배선층 하부에 폴리실리콘막이 형성되어 있어 금속 배선의 단절을 최소화 할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 오픈 베이스 특성을 이용하여 소오스/드레인 불순물 영역을 형성하고, 소오스/드레인을 연결하는 고농도 불순물 이온 주입을 실시한 후 제 1 콘택홀과, 무결정 폴리 실리콘막 및 , PMD막을 차례로 형성하고 이온 주입을 한 후 금속 배선을 형성함으로써, 제 1 콘택홀을 이용하여 코딩하므로 여타의 코딩 영역이 필요하지 않아 칩 면적을 줄일 수 있고, PMD 증착전에 제 1 콘택홀을 형성하므로 반도체 기판의 손상을 줄여 누설 전류를 감소시키며, 일반적인 롬 코딩과는 반대로 Off 특성에서 반대타입의 이온 주입으로 ON 특성을 갖도록 하며 금속 배선 증착시에 금속 배선층 하부에 폴리실리콘막이 형성되어 있어 금속 배선의 단절을 최소화 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 마스크롬은 디플리션 트랜지스터(Depletion Transistor)와 인핸스드 트랜지스터(Enhanced Transistor)의 조합으로 이루어진다.
먼저, 디플리션 트랜지스터는 디플리션 이온주입에 의해 (-)의 문턱전압을 가지며 게이트 전극에 '0V'의 전압을 인가하면 온(ON) 상태를 유지한다.
그리고 인핸스드 트랜지스터는 디플리션 트랜지스터를 코드(Code) 이온주입으로 채널영역에 카운터-도핑(Count-Doping)하여 약 0.7V의 문턱전압을 갖도록 하므로 마스크롬의 오프(OFF) 트랜지스터로 작용한다.
도 1a는 일반적인 디플리션 트랜지스터의 동작특성을 나타낸 그래프이고, 도 1b는 일반적인 인핸스먼트형 트랜지스터의 동작특성을 나타낸 그래프이다.
도 1a 내지 1b에 도시한 바와 같이 디플리션형 트랜지스터는 게이트 전극에 전압을 인가하지 않아도 채널이 형성됨을 나타낸 것이고, 인핸스먼트형 트랜지스터는 게이트 전극에 임계전압 이상을 인가하여야 채널이 형성되는 것을 보여준다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명한다.
도 2a 내지 도 2d는 종래 반도체 소자의 제조 방법을 나타낸 공정단면도로써 먼저, 도 2a에 도시한 바와같이 n형 반도체 기판(11)에 필드영역과 활성영역을 정의한 후, 상기 필드영역에 필드이온 주입을 실시하여 서로 일정간격을 갖는 복수개의 필드 산화막(12)을 형성한다.
그리고 상기 필드 산화막(12)을 포함한 상기 반도체 기판(11)의 전면에 포토공정 및 디플리션(Depletion) 이온주입을 실시한다.
이때 사용되는 불순물로서는 NMOS 디플레이션 모드에서는 채널을 N형으로 해주어야하므로 N형 불순물인 아세닉(As) 이온을 사용한다.
이어, 도 2b에 도시된 바와같이 상기 필드 산화막(12)을 포함한 반도체 기판(11)의 전면에 게이트 절연막(13) 및 다결정실리콘층을 형성한 후, 포토리소그래피 공정을 통해 패터닝하여 상기 반도체 기판(11)의 활성영역에 복수개의 게이트 절연막(13) 및 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)들을 포함한 반도체 기판(11)의 전면에 절연막을 증착한 후 에치백(Etch Back)하여 상기 게이트 전극(14)의 양측면에 측벽 스페이서(SideWall Sapacer)(15)를 형성한다.
이어, 상기 게이트 전극(14) 및 측벽 스페이서(15)를 마스크로 이용한 소오스/드레인 이온주입 공정을 통해 상기 게이트전극(14) 양측의 반도체 기판(11)에 소오스/드레인 불순물 영역(16)을 형성한다.
이어서, 도 2c에 도시한 바와같이 커스터머(Customer)의 요구에 따라 코딩이온 주입을 실시하는데, 이를 위해 오프(Off)트랜지스터를 만들기 위해 필요한 게이트 전극(14)을 제외한 다른 영역을 마스킹한다.
즉, 상기 게이트 전극(14)들을 포함한 반도체 기판(11)의 전면에 포토레지스트(17)를 도포한 후, 오프 트랜지스터 형성을위해 필요한 게이트 전극(14)만이 노출되도록 노광 및 현성공정으로 패터닝한다.
그리고 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 게이트 전극(14)을 통해 코드 이온을 주입한다.
따라서 도 2d에 도시된 바와같이 상기 포토레지스트(17)를 제거하면 온(On) 트랜지스트와 코딩이온 주입에 의해 구현된오프(Off) 트랜지스터가 만들어지므로써 데이터 코딩이 완료된다.
그러나 이와 같은 종래 기술에 의한 액티브 영역에 이온을 주입하는 롬 코딩 방법은 누설 전류가 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 오픈 베이스 특성을 이용하여 소오스/드레인 불순물 영역을 형성하고, 소오스/드레인을 연결하는 고농도 불순물 이온 주입을 실시한 후 제 1 콘택홀과, 무결정 폴리 실리콘막 및 , PMD막을 차례로 형성하고 이온 주입을 한 후 금속 배선을 형성함으로써, 제 1 콘택홀을 이용하여 코딩하므로 여타의 코딩 영역이 필요하지 않아 칩 면적을 줄일 수 있고, PMD 증착전에 제 1 콘택홀을 형성하므로 반도체 기판의 손상을 줄여 누설 전류를 감소시키며, 일반적인 롬 코딩과는 반대로 Off 특성에서 반대타입의 이온 주입으로 ON 특성을 갖도록 하며 금속 배선 증착시에 금속 배선층 하부에 폴리실리콘막이 형성되어 있어 금속 배선의 단절을 최소화 할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a는 일반적인 디플리션 트랜지스터의 동작특성을 나타낸 그래프이다.
도 1b는 일반적인 인핸스먼트형 트랜지스터의 동작특성을 나타낸 그래프이다.
도 2a 내지 도 2d는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
20 : 반도체 기판 21 : 게이트 산화막
22 : 폴리실리콘막 23 : 게이트 전극
24 : 제 1 금속 배선 25 : 질화막 스페이서
26 : PMD막 27 : 레지스트 패턴
28 : 메탈 A : 제 1 콘택홀
B: 제 2 콘택홀
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소정의 하부구조를 갖는 반도체 기판 상에 게이트 산화막을 증착하는 단계와, 상기 게이트 산화막 상의 롬 코딩 영역으로 사용될 영역을 습식식각을 통해 소자를 전기적으로 연결하는 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀이 형성된 결과물 상에 도프트 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막의 금속 배선으로 사용될 부분을 패터닝하여 게이트 전극 및 제 1 금속 배선을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 상에 소오스/드레인 불순물 영역이 형성되도록 소오스/드레인을 연결하는 저농도 불순물 이온 주입을 실시하는 단계와, 상기 반도체 기판 전면에 질화막을 증착한 후 전면 식각으로 게이트 전극 양측면에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서를 형성한 결과물 상에 롬 코딩을 하고자 하는 부분을 마스크 한 후 롬 코딩 트랜지스터 이외의 영역에 고농도 불순물 이온을 주입하는 단계와, 상기 고농도 불순물 이온 주입을 한 결과물 상에 PMD를 증착하고 포토 리소그래피 공정을 실시하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀이 형성된 결과물 상에 레지스트 패턴을 형성한 후 레지스트 패턴을 마스크로 이온 주입을 실시하여 롬 코딩을 형성하는 단계와, 상기 결과물에서 금속 배선으로 사용될 메탈을 증착한 후 포토리소그래피 공정을 통해 패터닝을 하여 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
이때, 1 콘택홀이 형성된 결과물 상부에 폴리실리콘막을 증착 하는 단계는 무결정 실리콘막을 증착하는 것과, 제 1 콘택홀은 게이트 전극을 형성 전에 형성하는 것을 특징으로 한다.
또한, 제1 콘택홀 식각시 반도체 기판 상부의 손실을 최소화하는 습식 식각을 사용하고, 상기 소자와 금속 배선을 연결하기 위한 메탈 증착막인 폴리실리콘막 대신 게이트 전극으로 사용되는 폴리실리콘 및 폴리사이드막을 사용하는 것을 특징으로 하며, 1 금속 배선으로 사용되는 폴리실리콘막의 두께는 2000Å~4000Å 인 것을 특징으로 한다.
또한, 이온 주입을 실시하여 롬 코딩을 형성하는 단계는 소자의 소오스 및드레인 영역에 이온 주입이 되지 않도록 50KeV~100KeV 에너지로 실시하고, 제 2콘택홀 형성시 제 1 금속 배선이 약 1/10까지 식각되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
먼저 도3a에 도시된 바와 같이 반도체 기판(20) 상에 게이트 산화막(21)을 적층하고 도3b에 도시된 바와 같이 레지스트 패턴(미도시함)을 이용한 포토리소그래피 공정을 통해 게이트 산화막(21)을 패턴닝하여 소자를 전기적으로 연결하는 제 1 콘택홀(A)을 형성한 후 게이트와 제 1금속 배선 및 롬 코딩 영역으로 사용되어질 폴리실리콘막(22)을 증착한다.
이어서 도3c에 도시된 바와 같이 폴리실리콘막(22)을 패터닝하여 게이트 전극(23) 및 제 1 금속 배선(24)을 형성한 후 도3d에 도시된 바와 같이 레지스트 패턴(미도시함)을 마스크로 소오스/드레인 이온 주입을 통해 게이트 전극(23) 양측의 반도체 기판(20) 상에 소오스/드레인 불순물 영역(미도시함)을 형성하고, 이어 반도체 기판(20) 전면에 질화막을 증착한 후 전면 식각으로 게이트 전극(23) 양측면에 질화막 스페이서(25)를 형성한다.
그리고, 도3e에 도시된 바와 같이 게이트와 금속 배선을 분리하는 PMD(26)를증착하고 포토 리소그래피 공정을 실시하여 제 2 콘택홀(B)을 형성한다.
이어서, 도3f에 도시된 바와 같이 레지스트 패턴(27)을 형성한 후 레지스트 패턴(27)을 마스크로 이온 주입을 한 후 도3g에 도시된 바와 같이 제 2 금속 배선으로 사용될 메탈(28)을 증착한 후 포토리소그래피 공정을 통해 패터닝 한다.
이때, ROM 트랜지스터가 Off 특성을 갖고 있다가, 코딩시 소정의 영역에 소오스/드레인 영역과 같은 타입의 이온을 주입하여 On 특성을 갖도록 한다.
이와 같이 본 발명은 오픈 베이스 특성을 이용하여 콘택홀을 이용하여 롬 코딩하므로 코딩을 용하는 영역이 따로 필요하지 않아 칩 면적을 줄일 수 있고, PMD 증착전에 제1 콘택홀을 형성함으로써, 반도체 기판의 손상을 최대한 억제하고 소자의 누설 전류 발생을 방지할 수 있다.
상기한 바와 같이 본 발명은 오픈 베이스 특성을 이용하여 소오스/드레인 불순물 영역을 형성하고, 소오스/드레인을 연결하는 고농도 불순물 이온 주입을 실시한 후 제 1 콘택홀과, 무결정 폴리 실리콘막 및 , PMD막을 차례로 형성하고 이온 주입을 한 후 금속 배선을 형성함으로써, 제 1 콘택홀을 이용하여 코딩하므로 여타의 코딩 영역이 필요하지 않아 칩 면적을 줄일 수 있고, PMD 증착전에 제 1 콘택홀을 형성하므로 반도체 기판의 손상을 줄여 누설 전류를 감소시키며, 일반적인 롬 코딩과는 반대로 Off 특성에서 반대타입의 이온 주입으로 ON 특성을 갖도록 하며 금속 배선 증착시에 금속 배선층 하부에 폴리실리콘막이 형성되어 있어 금속 배선의 단절을 최소화 할 수 있는 이점이 있다.
Claims (7)
- 소정의 하부구조를 갖는 반도체 기판 상에 게이트 산화막을 증착하는 단계와,상기 게이트 산화막 상의 롬 코딩 영역으로 사용될 영역을 습식식각을 통해 소자를 전기적으로 연결하는 제 1 콘택홀을 형성하는 단계와,상기 제 1 콘택홀이 형성된 결과물 상에 도프트 폴리실리콘막을 증착하는 단계와,상기 폴리실리콘막의 금속 배선으로 사용될 부분을 패터닝하여 게이트 전극 및 제 1 금속 배선을 형성하는 단계와,상기 게이트 전극 양측의 반도체 기판 상에 소오스/드레인 불순물 영역이 형성되도록 소오스/드레인을 연결하는 저농도 불순물 이온 주입을 실시하는 단계와,상기 반도체 기판 전면에 질화막을 증착한 후 전면 식각으로 게이트 전극 양측면에 질화막 스페이서를 형성하는 단계와,상기 질화막 스페이서를 형성한 결과물 상에 롬 코딩을 하고자 하는 부분을 마스크 한 후 롬 코딩 트랜지스터 이외의 영역에 고농도 불순물 이온을 주입하는 단계와,상기 고농도 불순물 이온 주입을 한 결과물 상에 PMD를 증착하고 포토 리소그래피 공정을 실시하여 제 2 콘택홀을 형성하는 단계와,상기 제 2 콘택홀이 형성된 결과물 상에 레지스트 패턴을 형성한 후 레지스트 패턴을 마스크로 이온 주입을 실시하여 롬 코딩을 형성하는 단계와,상기 결과물에서 금속 배선으로 사용될 메탈을 증착한 후 포토리소그래피 공정을 통해 패터닝을 하여 제 2 금속 배선을 형성하는 단계,를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 콘택홀이 형성된 결과물 상부에 도프트 폴리실리콘막을 증착 하는 단계는 무결정 실리콘막을 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서 상기 제 1 콘택홀은 게이트 전극을 형성 전에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 소자와 금속 배선을 연결하기 위한 메탈 증착막인 폴리실리콘막 대신 게이트 전극으로 사용되는 폴리실리콘 및 폴리사이드막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 금속 배선으로 사용되는 폴리실리콘막의 두께는 2000Å~4000Å 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 이온 주입을 실시하여 롬 코딩을 형성하는 단계는 소자의 소오스 및 드레인 영역에 이온 주입이 되지 않도록 50KeV~100KeV 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2콘택홀 형성단계는 제 1 금속 배선이 약 1/10까지 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0065106A KR100395911B1 (ko) | 2001-10-22 | 2001-10-22 | 반도체 소자의 제조 방법 |
| US10/274,563 US6933217B2 (en) | 2001-10-22 | 2002-10-21 | Method for forming a ROM coding in a semiconductor device |
| JP2002306495A JP2003163288A (ja) | 2001-10-22 | 2002-10-22 | 半導体素子の製造方法 |
| JP2009244548A JP2010016414A (ja) | 2001-10-22 | 2009-10-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0065106A KR100395911B1 (ko) | 2001-10-22 | 2001-10-22 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030033363A KR20030033363A (ko) | 2003-05-01 |
| KR100395911B1 true KR100395911B1 (ko) | 2003-08-27 |
Family
ID=19715300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0065106A KR100395911B1 (ko) | 2001-10-22 | 2001-10-22 | 반도체 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6933217B2 (ko) |
| JP (2) | JP2003163288A (ko) |
| KR (1) | KR100395911B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580808A (en) * | 1992-07-30 | 1996-12-03 | Canon Kabushiki Kaisha | Method of manufacturing a ROM device having contact holes treated with hydrogen atoms and energy beam |
| KR19980084469A (ko) | 1997-05-23 | 1998-12-05 | 문정환 | 마스크 롬 및 그의 제조방법 |
| US6207999B1 (en) * | 1998-05-04 | 2001-03-27 | Texas Instruments-Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
| KR20010018728A (ko) | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
-
2001
- 2001-10-22 KR KR10-2001-0065106A patent/KR100395911B1/ko active IP Right Grant
-
2002
- 2002-10-21 US US10/274,563 patent/US6933217B2/en not_active Expired - Lifetime
- 2002-10-22 JP JP2002306495A patent/JP2003163288A/ja active Pending
-
2009
- 2009-10-23 JP JP2009244548A patent/JP2010016414A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20030077889A1 (en) | 2003-04-24 |
| JP2010016414A (ja) | 2010-01-21 |
| JP2003163288A (ja) | 2003-06-06 |
| US6933217B2 (en) | 2005-08-23 |
| KR20030033363A (ko) | 2003-05-01 |
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| FPAY | Annual fee payment |
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