KR20010018728A - 마스크 롬의 제조 방법 - Google Patents

Abstract

본 발명은 메탈 패턴 형성후 코드 이온을 주입함으로써 커스텀 데이터에 따른 TAT(Turn Around Time)를 감소시키는데 적당한 마스크 롬의 제조 방법에 관한 것으로, 반도체 기판 표면내에 일정 간격을 갖는 다수개의 매입 비트라인 및 상기 반도체 기판 상에 상기 매입 비트라인과 수직으로 배열되는 다수개의 워드라인을 형성하는 공정, 상기 워드라인을 포함한 전면에 비트 라인 콘택홀을 갖는 층간 절연막을 형성하는 공정, 상기 콘택홀을 통하여 상기 매입 비트 라인에 콘택되는 메탈 패턴을 형성하는 공정, 상기 메탈 패턴상에 롬 코드 마스크를 형성하는 공정, 상기 롬 코드 마스크를 이용하여 상기 층간절연막을 선택적으로 식각하여 롬 코드 이온 주입 영역을 형성하는 공정, 상기 롬 코드 이온 주입 영역내에 롬 코드 이온을 주입하고 전면에 보호막을 형성하는 공정을 포함하여 이루어진다.

Description

마스크 롬의 제조 방법{METHOD OF MANUFACTURING MASK ROM}

본 발명은 반도체 소자에 관한 것으로, 특히 코딩(coding) 공정을 조정하여 마스크 롬의 TAT(Turn Around Time)를 단축시키는데 적당한 마스크 롬의 제조 방법에 관한 것이다.

일반적으로 마스크 롬(Mask Rom)은 비휘발성 메모리(Non-volatile Memory)로서 소자 제조 과정에서 코드 이온 주입(code ion implant)(즉 프로그래밍)이 이루어지므로 소거/쓰기(erase/write)가 불가능하다.

상기 마스크 롬의 데이터 프로그래밍 방법에는 NOR형 콘택을 이용하여 프로그래밍하는 방법, NOR형 이온 주입을 이용하여 프로그래밍하는 방법, NAND형 이온 주입을 이용하여 프로그래밍하는 방법등이 있다.

이하 첨부도면을 참조하여 종래기술(USP 5,429,974)에 따른 마스크 롬의 제조 방법에 대해 설명하면 다음과 같다.

도 1 은 종래기술에 따른 마스크 롬의 공정 순서도로서, P 형 웰(12)이 형성된 N형 반도체 기판(11)내에 다수의 매입 비트라인(14)과 상기 매입 비트라인(14)과 수직 배열 구조를 갖는 다수의 워드라인(16)을 형성한다.(100)

상기의 공정은 일반적인 롬의 초기 형성 공정, 즉 드레인/소오스로 이용되는 비트라인과 게이트로 이용되는 워드라인을 형성한다.

이어 커스텀 데이터에 따라 롬 코드 마스크(ROM code mask)를 위한 감광막 (17)을 도포하고 상기 감광막(17)을 롬 코드 마스크로 패터닝하고 상기 감광막을 노광한다.(101)

이어 코드 이온인 보론(boron) 이온을 선택적으로 이온 주입하고(102), 상기 워드라인(16)상에 CVD(Chemical Vapor Deposition) 산화막(18)을 증착한다.(103)

이어 BPSG(Boron Phosphorous Silicate Glass) 막(19)을 증착하고(104), 상기 BPSG막(19)을 선택적으로 제거하여 콘택을 형성한다.(105)

이어 상기 콘택을 포함한 전면에 메탈을 증착하고 상기 메탈을 선택적으로 포토리소그래피하고 에칭하여 메탈 패턴(20)을 형성한다.(106)

이어 상기 메탈 패턴(20)을 포함한 구조 전면에 CVD 산화막을 증착하여 보호막을 형성하고(passivation)(107), 패드 리소그래피(pad lithography)와 에칭(108)후 합금 (alloy)을 형성한다.(109)

이어 웨이퍼 수율을 예측(wafer yield prediction)(110)하고, 최종적으로 웨이퍼 레벨 회로 테스트(level circuit test)(111)를 실시한다.

이처럼 종래기술에 따른 마스크 롬은 워드라인이 형성된 후 셀 트랜지스터의 일정 영역 즉 채널영역에 코드 이온을 주입하므로, 커스텀 데이터에 따른 상기 롬 코드 리소그래피 공정부터 레벨 회로 테스트까지 2주 정도의 시간(112)이 소요된다.

도 2a 내지 도 2d 는 종래기술에 따른 마스크 롬의 제조 공정 단면도이다.

도 2a 에 도시된 바와 같이, N 형 반도체 기판(11) 내에 저농도 P형 불순물을 이온 주입하여 P형 웰(12)을 형성한다.

이어 LOCOS(Local oxidation of silicon)공정을 이용하여 상기 반도체 기판 (11)의 일정 영역에 필드산화막(13)을 형성한다.

이어 상기 필드산화막(13)을 제외한 반도체 기판(11)의 P형 웰(12) 표면에 문턱전압(0.9V~1.2V)을 조정하기 위한 보론 이온을 이온주입한다.

도 2b에 도시된 바와 같이, 매입층 마스크(Buried N+ mask;BN+ mask)를 이용하여 상기 P 형 웰(12)내에 아세닉(As) 이온을 이온 주입한다.

이어 상기 아세닉 이온을 활성화시켜 일정 간격을 갖는 다수의 매입 비트라인(buried bit line)(14)을 형성한다.

이어 상기 반도체 기판(11)상에 게이트 산화막(15)을 형성하고 상기 게이트 산화막(15)상에 도우프드 폴리실리콘층(doped polysilicon)을 증착한다.

이어 상기 폴리실리콘층 상에 감광막을 도포하고 노광 및 에칭을 이용한 선택적 패터닝으로 다수의 워드라인(16)을 형성한다.

이 때 상기 매입 비트라인(14)과 워드라인(16)은 서로 수직 방향으로 배열된다.

도 2c에 도시된 바와 같이, 상기 워드라인(16)상에 감광막을 도포하고 코드 마스크(code mask)를 이용하여 상기 감광막을 패터닝한다.

이어 상기 패터닝된 감광막(17)과 워드라인(16)을 마스크로 이용한 코드 이온 주입 즉 보론 이온을 주입하여 셀의 문턱전압을 높인다.

이처럼 마스크 롬의 데이터 코딩은 상기 셀 트랜지스터의 채널 영역으로 코드 이온을 이온주입하여 이루어진다.

도 2d에 도시된 바와 같이, 상기 워드라인(16)상에 CVD 산화막(18)과 BPSG막 (19)을 증착하고 열처리한 후 리플로우(reflow)한다.

이어 셀 트랜지스터의 소오스/드레인 역할을 하는 상기 매입 비트라인(14)이 노출되도록 상기 BPSG막(19)을 선택적으로 제거하여 콘택(도시하지 않음)을 형성한 후 메탈 패턴(20)을 형성한다.

이어 상기 메탈 패턴(20)상에 보호막(21)을 형성한다.

그러나 상기와 같은 종래기술에 따른 마스크 롬의 제조 방법은 메탈 패턴 형성 전에 코드 이온을 주입하기 때문에 코딩 이후의 커스텀 데이터에 대한 TAT가 길어져 생산성이 저하되는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 메탈 패턴을 형성한 후 코드 이온을 주입함으로써 커스텀 데이터에 따른 TAT를 감소시키는데 적당한 마스크 롬의 제조 방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 마스크 롬의 제조 공정 순서도

도 2a 내지 도 2d 는 종래기술에 따른 마스크 롬의 제조 공정 단면도

도 3 은 본 발명에 따른 마스크 롬의 제조 공정 순서도

도 4 는 본 발명에 따른 마스크 롬의 평면도

도 5a 내지 도 5f 는 도 4 의 Ⅰ-Ⅰ' 선에 따른 제조 공정 단면도

도면의 주요 부분에 대한 부호의 설명

30 : 반도체 기판 31 : P 웰

32 : 필드산화막 33 : 매입 비트라인

34 : 게이트 절연막 35 : 워드라인

36 : CVD 산화막 37 : BPSG 막

38 : 메탈 패턴 38a : 비트라인 콘택

39 : 롬 코드 마스크용 감광막 40 : 롬 코드 이온 주입 영역

41 : 보호막

상기의 목적을 달성하기 위한 본 발명에 따른 마스크 롬의 제조 방법은 반도체 기판 표면내에 일정 간격을 갖는 다수개의 매입 비트 라인 및 상기 반도체 기판상에 상기 매입 비트라인과 수직으로 배열되는 다수개의 워드라인을 형성하는 공정, 상기 워드라인을 포함한 전면에 비트 라인 콘택홀을 갖는 층간 절연막을 형성하는 공정, 상기 콘택홀을 통하여 상기 매입 비트 라인에 콘택되는 메탈 패턴을 형성하는 공정, 상기 메탈 패턴상에 롬 코드 마스크를 형성하는 공정, 상기 롬 코드 마스크를 이용하여 상기 층간절연막을 선택적으로 식각하여 롬 코드 이온 주입 영역을 형성하는 공정, 상기 롬 코드 이온 주입 영역내에 롬 코드 이온을 주입하고 전면에 보호막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명에 따른 마스크 롬의 제조 방법에 대해 설명하면 다음과 같다.

도 3 은 본 발명에 따른 마스크 롬의 공정 순서도이다.

먼저 반도체 기판(30) 내에 일정 간격을 갖는 다수개의 매입 비트라인(33)을 형성하고 상기 매입 비트라인(33)에 수직으로 배열되고 일정 간격을 갖는 다수의 워드라인(35)을 형성한다.(200)

이 때 상기 워드라인(35)은 셀 트랜지스터의 게이트로 이용되며, 상기와 같은 공정은 일반적인 롬의 초기 형성 공정과 동일하다.

이어 상기 워드라인(35)상에 CVD공정을 이용하여 산화막(36)을 증착한다. (201)

이어 상기 산화막(36)상에 CVD공정을 이용하여 BPSG막(37)을 증착한다.(202)

이어 상기 BPSG막(37)이 형성된 구조 전면에 열처리를 실시하여 상기 BPSG막 (37)을 리플로우한다.(203)

이어 포토리소그래피 공정을 이용하여 상기 매입 비트라인(33)을 전기적으로 연결하기 위한 콘택홀을 형성한다.(204)

이어 상기 콘택홀을 포함한 전면에 메탈을 증착하고 상기 메탈을 포토리소그래피하고 에칭하여 메탈 패턴(38)을 형성한다.(205)

이어 상기 메탈 패턴(38) 상에 커스텀 데이터에 따른 롬 코드 마스크를 위한 감광막(39)을 도포하고, 리소그래피 공정을 이용하여 상기 감광막(39)을 롬 코드 마스크로 패터닝한다.(206)

이어 상기 패터닝된 감광막을 마스크로 이용하여 상기 산화막(36)과 BPSG막 (37)을 식각하여 워드라인(35)에 접하는 반도체 기판(30) 표면을 노출시킨다.

이어 코드 이온인 보론 이온을 이온 주입하고(207), 전면에 보호막(40)을 형성한다.(208)

이어 패드 리소그래피 공정과 에칭을 실시하며(209), 합금 형성 공정을 진행한다.(210)

이어 웨이퍼 수율을 예측하고(211), 최종적으로 웨이퍼 레벨 회로 테스트 (212)를 실시한다.

상기와 같이 본 발명에 따른 마스크 롬은 메탈 패턴(38)을 형성한 후, 커스텀 데이터에 따른 상기 롬 코드 리소그래피 공정부터 레벨 회로 테스트까지 짧은 TAT(213)이 소요된다.

도 4 는 본 발명에 따른 마스크 롬의 평면도로서, 워드라인(35)과 매입 비트라인(33)은 서로 수직 배열 구조를 갖고, 상기 홀수측 비트라인 상부에 메탈 패턴 (38)이 형성된다.

또한 커스텀 롬 데이터가 저장된 롬 코드 이온 주입 영역(40)이 형성되어 있으며, 상기 매입 비트라인(33)과 메탈 패턴(38)을 전기적으로 연결하는 비트라인 콘택(38a)이 형성된다.

그리고 상기 매입 비트라인(33) 사이는 롬 채널(ROM channel) 영역으로서 이 영역에는 메탈 패턴이 형성되지 않는다.

도 5a 내지 도 5f 는 도 4 의 Ⅰ-Ⅰ' 선에 따른 제조 공정 단면도이다.

도 5a 에 도시된 바와 같이, 저농도 N 형 불순물이 도핑된 반도체 기판(30) 표면내에 저농도 P형 불순물을 이온주입하여 P 웰(31)을 형성하고, 상기 P 웰(31)이 형성된 반도체 기판(30)의 표면을 산화시킨다.

이어 상기 표면 산화된 반도체 기판(30) 상에 질화막(도시 생략)을 형성하고 상기 질화막 상에 감광막을 도포하여 노광 및 현상 공정으로 패터닝한다.

이어 상기 패터닝된 감광막을 마스크로 이용하여 질화막을 선택적으로 제거하여 필드 영역을 설정한다.

이어 상기 질화막을 제거하고 필드 확산을 실시하여 필드산화막(32)을 형성한 후(이상 LOCOS 공정이라 함), 상기 반도체 기판(30)의 활성 영역내에 문터전압 조정을 위한 보론 이온을 주입한다.

도 5b 에 도시된 바와 같이, 매입층 마스크(BN+ mask)를 이용하여 상기 반도체 기판(30)의 표면 내에 N 형 불순물인 아세닉 이온(As)을 이온 주입한다.

이어 열처리(annealing)를 실시하여 상기 아세닉 이온을 활성화시키어 상기 반도체 기판(30) 내에 일정 간격을 갖고 병렬로 배열되는 매입 비트라인(33)을 형성한다.

이어 상기 반도체 기판(30) 상에 게이트 절연막(34)을 형성하고, 상기 게이트 절연막(34) 상에 도우프드 폴리실리콘(doped polysilicon)을 증착한다.

이어 상기 도우프드 폴리실리콘을 선택적으로 패터닝하여 상기 매입 비트 (33)과 수직으로 병렬 배열되는 워드 라인(35)을 형성한다.

도 5c에 도시된 바와 같이, 상기 워드 라인(35)상에 CVD 공정을 이용하여 CVD 산화막(36)과 BPSG막(37)을 증착하고 상기 BPSG막(37)이 형성된 구조 전면에 열처리를 실시하여 상기 BPSG막(37)을 리플로우한다.

이 때 셀 트랜지스터의 게이트 즉, 상기 워드라인(35) 상부의 산화막(36)과 BPSG막(37)이 제거된다.

이어 상기 BPSG막(37)과 CVD 산화막(36)을 선택적으로 패터닝하여 상기 매입 비트라인(33)을 전기적으로 연결하기 위한 콘택홀(도시 생략)을 형성한다.

이어 상기 콘택홀을 포함한 전면에 알루미늄(Al)을 증착하고, 상기 알루미늄상에 감광막을 도포한다.

이어 상기 감광막을 선택적으로 패터닝하여 비트라인 콘택(38a)(도 4)을 포함한 메탈 패턴(38)을 형성한다.

도 5d 에 도시된 바와 같이, 상기 감광막을 제거하고 커스텀 데이터에 따른 감광막을 상기 메탈 패턴(38)상에 도포하고 상기 감광막을 노광 및 현상 공정으로 선택적으로 패터닝하여 롬 코드 마스크용 감광막(39)을 형성한다.

이어 상기 롬 코드 마스크용 감광막(39)을 마스크로 이용하여 상기 CVD 산화막(36)과 BPSG막(37)을 선택적으로 이방성 식각하여 상기 워드라인(35) 양측의 반도체 기판(30)의 표면을 노출시킨다.

즉 롬 코드 이온 주입 영역(40)을 형성한다.

도 5e에 도시된 바와 같이, 상기 롬 코드 마스크용 감광막(39)을 제거하고 상기 워드라인(35) 양측의 롬 코드 이온 주입 영역(40) 내에 코드 이온인 보론 이온을 이온 주입한다.

이 때 종래기술과 달리 상기 롬 코드 마스크용 감광막(39)을 이용하여 식각된 산화막(36)을 포함한 BPSG막(37)과 메탈 패턴(38)을 마스크로 이용하여 커스텀 코드 이온을 주입한다.

도 5f에 도시된 바와 같이, 상기 메탈 패턴(38)을 포함한 구조 전면에 CVD공정을 이용하여 TEOS(Tetra Ethyl Ortho Silicate)막을 증착하고 상기 TEOS막을 에치백(etch back)하여 보호막(41)을 형성한다.

이어 상기 보호막(41)이 형성된 소자를 열처리하여 상기 이온 주입된 보론 이온을 활성화한다.

이와 같이 형성된 마스크 롬의 베이스 어레이(base array)에 있어서, 노말 문턱전압(1.0V)을 갖는 셀 트랜지스터를 모두 제작 즉, 메탈 패턴을 형성한 후 롬 코드 마스크에 의해 선택적으로 식각된 절연막을 마스크로 하여 높은 이온 주입 에너지로 커스텀 롬 코드 이온을 주입한다.

이러한 코드 이온을 이용하여 높은 문턱전압(4.5V)을 갖는 셀 트랜지스터를 형성하고, 상기 셀 트랜지스터를 이용하여 마스크 롬을 프로그래밍한다.

또한 메탈 패턴이 형성된 후 코드 이온을 주입하므로 좋은 수율을 나타내고, 커스텀 코드(또한 롬 코드)를 제외한 모든 롬 셀에 대해 레벨 회로 테스트를 실시할 수 있다.

이상과 같은 본 발명에 따른 마스크 롬의 제조 방법은 메탈 패턴이 형성된 후, 커스텀 데이터에 따른 코드 이온을 이온 주입하므로 커스텀 레이어(custom layer)를 감소시키고 마스크 TAT를 단축시키어 생산성을 향상시킬 수 있는 효과가 있다.

Claims (10)

1. 반도체 기판 표면내에 일정 간격을 갖는 다수개의 매입 비트라인 및 상기 반도체 기판 상에 상기 매입 비트라인과 수직으로 배열되는 다수개의 워드라인을 형성하는 공정;

   상기 워드라인을 포함한 전면에 비트라인 콘택홀을 갖는 층간 절연막을 형성하는 공정;

   상기 콘택홀을 통하여 상기 매입 비트 라인에 콘택되는 메탈 패턴을 형성하는 공정;

   상기 메탈 패턴상에 롬 코드 마스크를 형성하는 공정;

   상기 롬 코드 마스크를 이용하여 상기 층간절연막을 선택적으로 식각하여 롬 코드 이온 주입 영역을 형성하는 공정;

   상기 롬 코드 이온 주입 영역내에 롬 코드 이온을 주입하고 전면에 보호막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 마스크 롬의 제조 방법.
2. 제 1 항에 있어서,

   상기 메탈 패턴은 상기 콘택되는 매입 비트라인 상부에 같은 방향으로 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.
3. 제 1 항에 있어서,

   상기 롬 코드 이온 주입 영역은 상기 워드라인 양측의 반도체 기판 표면을 노출시키어 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.
4. 제 1 항에 있어서,

   상기 롬 코드 마스크는 상기 메탈 패턴을 포함한 전면에 감광막을 증착하고 상기 감광막을 패터닝하여 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.
5. 제 1 항에 있어서,

   상기 롬 코드 이온은 상기 선택적으로 식각된 층간절연막을 포함한 메탈 패턴을 마스크로 하여 이온 주입되는 것을 특징으로 마스크 롬의 제조 방법.
6. 반도체 기판 표면 내에 일정 간격을 갖는 다수개의 매입 비트라인을 형성하는 공정;

   상기 반도체 기판상에 게이트 절연막을 형성하는 공정;

   상기 게이트 절연막상에 상기 매입 비트라인과 수직으로 배열되는 다수의 워드라인을 형성하는 공정;

   상기 워드라인을 포함한 전면에 층간절연막을 형성하는 공정;

   상기 층간절연막을 선택적으로 패터닝하여 콘택홀을 형성하는 공정;

   상기 콘택홀을 포함한 전면에 메탈층을 형성하고 상기 메탈층을 패터닝하여 메탈패턴을 형성하는 공정;

   상기 메탈 패턴을 포함한 전면에 감광막을 증착하고 상기 감광막을 노광 및 현상하여 롬 코드 마스크용 감광막을 형성하는 공정;

   상기 롬 코드 마스크용 감광막을 마스크로 이용하여 상기 층간절연막을 식각하여 롬 코드 이온 주입 영역을 노출시키는 공정;

   상기 롬 코드 마스크용 감광막을 제거하여 롬 코드 마스크층을 노출시키는 공정;

   상기 롬 코드 마스크층을 마스크로 이용하여 상기 롬 코드 이온 주입 영역내에 코드 이온을 주입하는 공정;

   상기 메탈 패턴을 포함한 전면에 보호막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 마스크 롬의 제조 방법.
7. 제 6 항에 있어서,

   상기 롬 코드 마스크층은 상기 메탈 패턴과 절연막을 포함하는 것을 특징으로 하는 마스크 롬의 제조 방법.
8. 제 6 항에 있어서,

   상기 층간절연막은 CVD 공정을 이용하여 산화막과 BPSG 막을 적층하여 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.
9. 제 6 항에 있어서,

   상기 매입 비트라인은 아세닉 이온을 이온 주입하여 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.
10. 제 6 항에 있어서,

    상기 롬 코드 이온 주입 영역은 상기 워드라인 양측의 반도체 기판 표면을 노출시키어 형성되는 것을 특징으로 하는 마스크 롬의 제조 방법.