JPH08321593A - リード・オンリ・メモリ装置とその製造方法 - Google Patents
リード・オンリ・メモリ装置とその製造方法Info
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- JPH08321593A JPH08321593A JP7152483A JP15248395A JPH08321593A JP H08321593 A JPH08321593 A JP H08321593A JP 7152483 A JP7152483 A JP 7152483A JP 15248395 A JP15248395 A JP 15248395A JP H08321593 A JPH08321593 A JP H08321593A
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- memory cell
- polysilicon
- polysilicon layer
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Abstract
(57)【要約】
【目的】 コア注入方式のマスクＲＯＭで更にセルサイ
ズを小さくし、しきい値電圧の上昇分も大きくする。 【構成】 基板２の上方には高融点金属シリサイド層か
らなるワード線６がビットライン４の方向と交差する方
向に形成されており、ワード線６と基板２の間でビット
線４，４に挾まれた領域上には、基板２上に形成された
ゲート酸化膜８を介し、ワード線６と接触したポリシリ
コンゲート電極１０が形成され、ワード線６の下側でポ
リシリコンゲート電極１０以外の領域及び、ワード線
６，６間の領域には、シリコン酸化物１２が埋め込まれ
ている。記憶すべき情報に従って所定のメモリセルのポ
リシリコンゲート電極１０ｘには酸素又は窒素が導入さ
れてそのポリシリコンゲート電極１０ｘの抵抗値が高め
られており、そのポリシリコンゲート電極１０ｘをもつ
メモリセルのしきい値電圧が他のメモリセルのしきい値
電圧よりも高くなることによってＲＯＭコードが定めら
れている。
ズを小さくし、しきい値電圧の上昇分も大きくする。 【構成】 基板２の上方には高融点金属シリサイド層か
らなるワード線６がビットライン４の方向と交差する方
向に形成されており、ワード線６と基板２の間でビット
線４，４に挾まれた領域上には、基板２上に形成された
ゲート酸化膜８を介し、ワード線６と接触したポリシリ
コンゲート電極１０が形成され、ワード線６の下側でポ
リシリコンゲート電極１０以外の領域及び、ワード線
６，６間の領域には、シリコン酸化物１２が埋め込まれ
ている。記憶すべき情報に従って所定のメモリセルのポ
リシリコンゲート電極１０ｘには酸素又は窒素が導入さ
れてそのポリシリコンゲート電極１０ｘの抵抗値が高め
られており、そのポリシリコンゲート電極１０ｘをもつ
メモリセルのしきい値電圧が他のメモリセルのしきい値
電圧よりも高くなることによってＲＯＭコードが定めら
れている。
Description
【０００１】
【産業上の利用分野】本発明はイオン注入方式によりＲ
ＯＭコードを決めるコア注入方式のマスクＲＯＭとその
製造方法に関するものである。
ＯＭコードを決めるコア注入方式のマスクＲＯＭとその
製造方法に関するものである。
【０００２】
【従来の技術】コア注入方式を用いたマスクＲＯＭで
は、例えばＮチャネルメモリトランジスタのチャネル領
域に、ゲート電極上からボロンイオンを注入してそのメ
モリトランジスタのしきい値電圧Ｖｔｈを高めることに
よってＲＯＭのプログラミングを行なっている。コア注
入を行なうために、リソグラフィーによって注入領域に
開口を持つレジストパターンを形成し、それをマスクに
してイオン注入を行なっている。
は、例えばＮチャネルメモリトランジスタのチャネル領
域に、ゲート電極上からボロンイオンを注入してそのメ
モリトランジスタのしきい値電圧Ｖｔｈを高めることに
よってＲＯＭのプログラミングを行なっている。コア注
入を行なうために、リソグラフィーによって注入領域に
開口を持つレジストパターンを形成し、それをマスクに
してイオン注入を行なっている。
【０００３】この場合、コア注入のパターンにアライメ
ントずれに対するマージンが必要であるため、メモリセ
ルを接近させる上で制約を受ける。また、基板に注入し
た不純物を熱処理により活性化させるため、この拡散に
対するマージンも必要となる。コア注入をシリコン基板
に行なっているため、接合容量や接合リークが増加する
などの問題も発生する。コア注入はゲート酸化膜を通過
して行なうため、ゲート酸化膜の劣化が起こることもあ
る。
ントずれに対するマージンが必要であるため、メモリセ
ルを接近させる上で制約を受ける。また、基板に注入し
た不純物を熱処理により活性化させるため、この拡散に
対するマージンも必要となる。コア注入をシリコン基板
に行なっているため、接合容量や接合リークが増加する
などの問題も発生する。コア注入はゲート酸化膜を通過
して行なうため、ゲート酸化膜の劣化が起こることもあ
る。
【０００４】一方、イオン注入を基板に行なわずにＲＯ
Ｍコードを決める方法としては、メモリセルごとに分離
したＮ型ポリシリコンゲート電極を形成しておき、記憶
すべき情報に従って所定のメモリセルのポリシリコンゲ
ート電極にボロンを注入してしきい値電圧を高めること
が提案されている（特開昭６１−１６６１５６号公報参
照）。そこでは、ゲート酸化膜上に形成したポリシリコ
ン膜をリソグラフィーとエッチングによりパターン化す
ることによってメモリセルごとに分離したポリシリコン
ゲート電極を形成し、複数のゲート電極を接続するため
に、高融点金属シリサイド層を堆積し、再びリソグラフ
ィーとエッチングによりパターン化を施している。
Ｍコードを決める方法としては、メモリセルごとに分離
したＮ型ポリシリコンゲート電極を形成しておき、記憶
すべき情報に従って所定のメモリセルのポリシリコンゲ
ート電極にボロンを注入してしきい値電圧を高めること
が提案されている（特開昭６１−１６６１５６号公報参
照）。そこでは、ゲート酸化膜上に形成したポリシリコ
ン膜をリソグラフィーとエッチングによりパターン化す
ることによってメモリセルごとに分離したポリシリコン
ゲート電極を形成し、複数のゲート電極を接続するため
に、高融点金属シリサイド層を堆積し、再びリソグラフ
ィーとエッチングによりパターン化を施している。
【０００５】
【発明が解決しようとする課題】上記の引用例における
方法では、ポリシリコンゲート電極を形成するときに通
常のリソグラフィーとエッチングを行なっているため、
アライメントずれに対するマージンが必要となり、セル
サイズを小さくする上で制約を受ける。また、コア注入
はボロンを注入してポリシリコンゲート電極をＮ型から
Ｐ型に変えているが、このような導電型を変えることに
よって得られるしきい値電圧の上昇分は約１Ｖである。
方法では、ポリシリコンゲート電極を形成するときに通
常のリソグラフィーとエッチングを行なっているため、
アライメントずれに対するマージンが必要となり、セル
サイズを小さくする上で制約を受ける。また、コア注入
はボロンを注入してポリシリコンゲート電極をＮ型から
Ｐ型に変えているが、このような導電型を変えることに
よって得られるしきい値電圧の上昇分は約１Ｖである。
【０００６】そこで、本発明は基板のチャネル領域にコ
ア注入を行なう方法に比べてアライメントずれに対する
マージンを不要にし、接合容量や接合リークも抑えるな
どの問題を解決するともに、上記の提案された方法より
も更にセルサイズを小さくでき、しきい値電圧の上昇分
も大きくすることのできる素子構造とその製造方法を提
供することを目的とするものである。
ア注入を行なう方法に比べてアライメントずれに対する
マージンを不要にし、接合容量や接合リークも抑えるな
どの問題を解決するともに、上記の提案された方法より
も更にセルサイズを小さくでき、しきい値電圧の上昇分
も大きくすることのできる素子構造とその製造方法を提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明のリード・オンリ
・メモリ装置は、メモリセルがポリシリコンゲート電極
をもつＭＯＳトランジスタからなり、そのゲート電極は
複数のメモリセル間で連続したワードラインを兼ねてお
り、かつ所定のメモリセルのゲート電極はその下層部が
記憶すべき情報に従って不純物導入により高抵抗化され
てそのメモリセルのしきい値電圧が高められている。
・メモリ装置は、メモリセルがポリシリコンゲート電極
をもつＭＯＳトランジスタからなり、そのゲート電極は
複数のメモリセル間で連続したワードラインを兼ねてお
り、かつ所定のメモリセルのゲート電極はその下層部が
記憶すべき情報に従って不純物導入により高抵抗化され
てそのメモリセルのしきい値電圧が高められている。
【０００８】好ましい態様では、半導体基板表面に互い
に平行で等間隔に帯状の不純物拡散層が形成されてビッ
ト線を構成し、基板上にはその不純物拡散層と交差する
方向の互いに平行で等間隔の複数の帯状導電体層からな
るワード線が形成され、ワード線と基板との間で隣接ビ
ット線間に挾まれた領域には基板との間にゲート絶縁膜
を介し、ワード線と接触したポリシリコンゲート電極が
形成されて、それぞれに分離したポリシリコンゲート電
極をもつＭＯＳトランジスタからなるメモリセルのメモ
リセルアレイが構成されており、所定のメモリセルのゲ
ート電極には記憶すべき情報に従って不純物が導入され
て高抵抗化されることによってそのメモリセルのしきい
値電圧が高められている。
に平行で等間隔に帯状の不純物拡散層が形成されてビッ
ト線を構成し、基板上にはその不純物拡散層と交差する
方向の互いに平行で等間隔の複数の帯状導電体層からな
るワード線が形成され、ワード線と基板との間で隣接ビ
ット線間に挾まれた領域には基板との間にゲート絶縁膜
を介し、ワード線と接触したポリシリコンゲート電極が
形成されて、それぞれに分離したポリシリコンゲート電
極をもつＭＯＳトランジスタからなるメモリセルのメモ
リセルアレイが構成されており、所定のメモリセルのゲ
ート電極には記憶すべき情報に従って不純物が導入され
て高抵抗化されることによってそのメモリセルのしきい
値電圧が高められている。
【０００９】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｈ）を含んでいる。（Ａ）半導体基板上にゲート酸
化膜を介してポリシリコン層を形成し、そのポリシリコ
ン層を互いに平行で等間隔の複数の帯状にパターン化す
る工程、（Ｂ）基板及びポリシリコン層パターンの表面
に酸化膜を形成する熱酸化工程、（Ｃ）ポリシリコン層
パターン及びその表面の酸化膜をマスクとしてソース・
ドレイン用の不純物を基板に導入するイオン注入工程、
（Ｄ）ポリシリコン層パターンの上面を露出させた状態
でそのポリシリコン層パターン間を絶縁物で埋め込む工
程、（Ｅ）ポリシリコン層パターン及びその間に埋め込
まれた絶縁物の上に導電体層を形成し、その導電体層を
ポリシリコン層パターンに交差する方向の互いに平行で
等間隔の複数の帯状にパターン化する工程、（Ｆ）その
導電体層パターンをマスクとしてポリシリコン層パター
ンをエッチングし、そのポリシリコン層パターンをメモ
リセルごとに分離されたゲート電極とする工程、（Ｇ）
その導電体層パターン間部分及びポリシリコン層がエッ
チング除去された隙間部分を絶縁膜で埋め込む工程、
（Ｈ）記憶すべき情報に従ってしきい値電圧を高めるメ
モリセルのゲート電極を含み、隣接する他のメモリセル
のゲート電極を含まない大きさの開口をもつレジストパ
ターンを形成し、そのレジストパターンをマスクとして
ゲート電極に不純物を注入してそのメモリセルのゲート
電極を高抵抗化するイオン注入工程。ゲート電極に導入
される不純物は酸素又は窒素であることが好ましい。
ら（Ｈ）を含んでいる。（Ａ）半導体基板上にゲート酸
化膜を介してポリシリコン層を形成し、そのポリシリコ
ン層を互いに平行で等間隔の複数の帯状にパターン化す
る工程、（Ｂ）基板及びポリシリコン層パターンの表面
に酸化膜を形成する熱酸化工程、（Ｃ）ポリシリコン層
パターン及びその表面の酸化膜をマスクとしてソース・
ドレイン用の不純物を基板に導入するイオン注入工程、
（Ｄ）ポリシリコン層パターンの上面を露出させた状態
でそのポリシリコン層パターン間を絶縁物で埋め込む工
程、（Ｅ）ポリシリコン層パターン及びその間に埋め込
まれた絶縁物の上に導電体層を形成し、その導電体層を
ポリシリコン層パターンに交差する方向の互いに平行で
等間隔の複数の帯状にパターン化する工程、（Ｆ）その
導電体層パターンをマスクとしてポリシリコン層パター
ンをエッチングし、そのポリシリコン層パターンをメモ
リセルごとに分離されたゲート電極とする工程、（Ｇ）
その導電体層パターン間部分及びポリシリコン層がエッ
チング除去された隙間部分を絶縁膜で埋め込む工程、
（Ｈ）記憶すべき情報に従ってしきい値電圧を高めるメ
モリセルのゲート電極を含み、隣接する他のメモリセル
のゲート電極を含まない大きさの開口をもつレジストパ
ターンを形成し、そのレジストパターンをマスクとして
ゲート電極に不純物を注入してそのメモリセルのゲート
電極を高抵抗化するイオン注入工程。ゲート電極に導入
される不純物は酸素又は窒素であることが好ましい。
【００１０】
【実施例】図１は一実施例を表す。（Ａ）は平面図、
（Ｂ）はそのＸ−Ｘ’線位置での断面図、（Ｃ）はその
Ｙ−Ｙ’線位置での断面図である。Ｐ型シリコン基板２
の表面に互いに平行で等間隔に帯状のＮ型拡散層４が形
成されてビット線を構成している。基板２の上方にはタ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）などの高融点金属層又はそれらのシリサイド層から
なるワード線６が拡散層４の方向と直交して交差する方
向で、互いに平行な等間隔の帯状パターンとして形成さ
れている。ワード線６と基板２の間で隣接ビット線４，
４間に挾まれた領域上には、基板２上に形成されたゲー
ト酸化膜８を介し、ワード線６と接触したポリシリコン
ゲート電極１０が形成されている。ワード線６の下側で
ポリシリコンゲート電極１０以外の領域及び、ワード線
６，６間の領域には、シリコン酸化物１２が埋め込まれ
ている。
（Ｂ）はそのＸ−Ｘ’線位置での断面図、（Ｃ）はその
Ｙ−Ｙ’線位置での断面図である。Ｐ型シリコン基板２
の表面に互いに平行で等間隔に帯状のＮ型拡散層４が形
成されてビット線を構成している。基板２の上方にはタ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）などの高融点金属層又はそれらのシリサイド層から
なるワード線６が拡散層４の方向と直交して交差する方
向で、互いに平行な等間隔の帯状パターンとして形成さ
れている。ワード線６と基板２の間で隣接ビット線４，
４間に挾まれた領域上には、基板２上に形成されたゲー
ト酸化膜８を介し、ワード線６と接触したポリシリコン
ゲート電極１０が形成されている。ワード線６の下側で
ポリシリコンゲート電極１０以外の領域及び、ワード線
６，６間の領域には、シリコン酸化物１２が埋め込まれ
ている。
【００１１】ポリシリコンゲート電極１０は砒素やリン
などのＮ型不純物が導入されてＮ型化されており、記憶
すべき情報に従って所定のメモリセルのポリシリコンゲ
ート電極１０ｘには酸素又は窒素が導入されてそのポリ
シリコンゲート電極１０ｘの抵抗値が高められている。
これにより、酸素又は窒素が導入されたポリシリコンゲ
ート電極１０ｘをもつメモリセルのしきい値電圧が他の
メモリセルのしきい値電圧よりも高くなることによって
ＲＯＭコードが定められている。図には示されていない
が、更に絶縁膜が形成され、コンタクトホールが開けら
れてメタル配線が形成されている。
などのＮ型不純物が導入されてＮ型化されており、記憶
すべき情報に従って所定のメモリセルのポリシリコンゲ
ート電極１０ｘには酸素又は窒素が導入されてそのポリ
シリコンゲート電極１０ｘの抵抗値が高められている。
これにより、酸素又は窒素が導入されたポリシリコンゲ
ート電極１０ｘをもつメモリセルのしきい値電圧が他の
メモリセルのしきい値電圧よりも高くなることによって
ＲＯＭコードが定められている。図には示されていない
が、更に絶縁膜が形成され、コンタクトホールが開けら
れてメタル配線が形成されている。
【００１２】次に、図２と図３により一実施例を製造す
る方法について説明する。 （Ａ）Ｐ型シリコン基板２に素子分離領域を形成し、ゲ
ート酸化膜８を形成した後、シリコン基板のウエハ全面
にＮ型ポリシリコン層１０ａを堆積する。そのポリシリ
コン層１０ａ上にレジスト層を形成し、写真製版によっ
て埋込みビットラインを形成する領域に開口を有するよ
うにレジストパターンを形成する。埋込ビットラインを
形成する領域は、互いに平行で等間隔の帯状パターンで
ある。そのレジストパターンをマスクにしてポリシリコ
ン層１０ａとゲート酸化膜８をエッチングすることによ
り、互いに平行で等間隔の複数の帯状のＮ型ポリシリコ
ン層パターン１０ａが形成される。
る方法について説明する。 （Ａ）Ｐ型シリコン基板２に素子分離領域を形成し、ゲ
ート酸化膜８を形成した後、シリコン基板のウエハ全面
にＮ型ポリシリコン層１０ａを堆積する。そのポリシリ
コン層１０ａ上にレジスト層を形成し、写真製版によっ
て埋込みビットラインを形成する領域に開口を有するよ
うにレジストパターンを形成する。埋込ビットラインを
形成する領域は、互いに平行で等間隔の帯状パターンで
ある。そのレジストパターンをマスクにしてポリシリコ
ン層１０ａとゲート酸化膜８をエッチングすることによ
り、互いに平行で等間隔の複数の帯状のＮ型ポリシリコ
ン層パターン１０ａが形成される。
【００１３】（Ｂ）ポリシリコン層パターン１０ａの間
で露出したシリコン基板２の表面に数ｎｍ〜２０ｎｍ程
度の膜厚のシリコン酸化膜２０が形成される条件で熱酸
化を行なう。ポリシリコン層１０ａは不純物が導入され
ているので、ポリシリコン層１０ａの表面では増速酸化
が起こり、基板２の表面の酸化膜２０の４，５倍程度の
厚さのシリコン酸化膜２２が形成される。
で露出したシリコン基板２の表面に数ｎｍ〜２０ｎｍ程
度の膜厚のシリコン酸化膜２０が形成される条件で熱酸
化を行なう。ポリシリコン層１０ａは不純物が導入され
ているので、ポリシリコン層１０ａの表面では増速酸化
が起こり、基板２の表面の酸化膜２０の４，５倍程度の
厚さのシリコン酸化膜２２が形成される。
【００１４】埋込みビットラインの拡散層を形成するた
めに、ポリシリコン層１０ａ及びその周りのシリコン酸
化膜２２をマスクにして基板にＮ型不純物をイオン注入
する。このときの注入条件として、例えば砒素イオン注
入の場合、１０〜５０ＫｅＶのエネルギーで、１×１０
14〜１×１０16／ｃｍ2の注入を行なう。４ａは基板に
注入されたＮ型不純物イオンであり、この段階では、ポ
リシリコン層１０ａの側面にシリコン酸化膜２２が存在
するため、注入された領域がポリシリコン層１０ａから
オフセットした状態にある。後の熱処理によりその注入
領域が横方向に拡散してポリシリコン層１０ａの下側に
到達する。このように、埋込みビットラインのイオン注
入を、ゲート電極となるポリシリコンパターンの酸化の
後で行なうので、注入される領域がポリシリコン層から
オフセットされた状態に注入することができ、後の熱処
理で発生する拡散領域の横方向拡散分を相殺することが
でき、ショートチャネル効果の発生を抑えることができ
る。その注入領域４ａは、その後活性化されてビットラ
インの拡散領域４となる。
めに、ポリシリコン層１０ａ及びその周りのシリコン酸
化膜２２をマスクにして基板にＮ型不純物をイオン注入
する。このときの注入条件として、例えば砒素イオン注
入の場合、１０〜５０ＫｅＶのエネルギーで、１×１０
14〜１×１０16／ｃｍ2の注入を行なう。４ａは基板に
注入されたＮ型不純物イオンであり、この段階では、ポ
リシリコン層１０ａの側面にシリコン酸化膜２２が存在
するため、注入された領域がポリシリコン層１０ａから
オフセットした状態にある。後の熱処理によりその注入
領域が横方向に拡散してポリシリコン層１０ａの下側に
到達する。このように、埋込みビットラインのイオン注
入を、ゲート電極となるポリシリコンパターンの酸化の
後で行なうので、注入される領域がポリシリコン層から
オフセットされた状態に注入することができ、後の熱処
理で発生する拡散領域の横方向拡散分を相殺することが
でき、ショートチャネル効果の発生を抑えることができ
る。その注入領域４ａは、その後活性化されてビットラ
インの拡散領域４となる。
【００１５】（Ｃ）埋込み拡散層４ａの活性化のための
熱処理を施す。ただし、この熱処理はここで別工程を設
けて行なわなくても、後の熱処理で兼ねてもよい。ポリ
シリコン層１０ａ，１０ａ間をシリコン酸化物１２ａで
埋め、ポリシリコン層１０ａの表面を露出させる。その
方法の１つとして、例えばポリシリコン層１０ａ，１０
ａの間が十分に埋めるまでＳｉＯ2膜をＣＶＤ法で堆積
し、その表面にＳＯＧ（スピン・オン・ガラス）膜やレ
ジスト膜を形成して表面を平坦化した後、ポリシリコン
層１０ａの表面が露出するまでエッチバックを施す。
熱処理を施す。ただし、この熱処理はここで別工程を設
けて行なわなくても、後の熱処理で兼ねてもよい。ポリ
シリコン層１０ａ，１０ａ間をシリコン酸化物１２ａで
埋め、ポリシリコン層１０ａの表面を露出させる。その
方法の１つとして、例えばポリシリコン層１０ａ，１０
ａの間が十分に埋めるまでＳｉＯ2膜をＣＶＤ法で堆積
し、その表面にＳＯＧ（スピン・オン・ガラス）膜やレ
ジスト膜を形成して表面を平坦化した後、ポリシリコン
層１０ａの表面が露出するまでエッチバックを施す。
【００１６】（Ｄ）ポリシリコン層１０ａ及びシリコン
酸化物１２ａの表面にタングステンシリサイド膜６ａを
堆積する。タングステンシリサイド膜６ａに代えて、モ
リブデン、タングステン、チタンなどの高融点金属膜、
又はモリブデンシリサイドやチタンシリサイドなどの他
の高融点金属シリサイド膜を用いてもよい。タングステ
ンシリサイド膜６ａ上にレジスト膜を形成し、メモリ領
域のワードライン、周辺回路のゲート電極及びそれらの
間を接続するインターコレクションを同時に形成するた
めのレジストパターン２４を形成する。メモリ領域で
は、このレジストパターン２４はポリシリコン層１０ａ
のパターンに交差する方向の互いに平行で等間隔の複数
の帯状パターンである。
酸化物１２ａの表面にタングステンシリサイド膜６ａを
堆積する。タングステンシリサイド膜６ａに代えて、モ
リブデン、タングステン、チタンなどの高融点金属膜、
又はモリブデンシリサイドやチタンシリサイドなどの他
の高融点金属シリサイド膜を用いてもよい。タングステ
ンシリサイド膜６ａ上にレジスト膜を形成し、メモリ領
域のワードライン、周辺回路のゲート電極及びそれらの
間を接続するインターコレクションを同時に形成するた
めのレジストパターン２４を形成する。メモリ領域で
は、このレジストパターン２４はポリシリコン層１０ａ
のパターンに交差する方向の互いに平行で等間隔の複数
の帯状パターンである。
【００１７】（Ｅ）そのレジストパターン２４をマスク
としてタングステンシリサイド層６ａをエッチングし、
メモリ領域のワードライン６、周辺回路のゲート電極及
びインターコネクションを同時に形成する。レジスト２
４を除去した後、メモリ領域においては、そのワードラ
イン６をマスクとしてその下のポリシリコン層１０ａを
エッチングする。これにより、ポリシリコン層１０ａの
うち、ワードライン６の下側にのみメモリセルごとに分
離されたポリシリコン層が残り、それがメモリセルごと
に分離されたポリシリコンゲート電極１０となる。
としてタングステンシリサイド層６ａをエッチングし、
メモリ領域のワードライン６、周辺回路のゲート電極及
びインターコネクションを同時に形成する。レジスト２
４を除去した後、メモリ領域においては、そのワードラ
イン６をマスクとしてその下のポリシリコン層１０ａを
エッチングする。これにより、ポリシリコン層１０ａの
うち、ワードライン６の下側にのみメモリセルごとに分
離されたポリシリコン層が残り、それがメモリセルごと
に分離されたポリシリコンゲート電極１０となる。
【００１８】その後、ＣＶＤ法などによりシリコン酸化
膜を厚く堆積し、ポリシリコン層１０ａがエッチングさ
れた隙間やワードライン６，６間の隙間をシリコン酸化
物１２ｂで埋め込む。そしてワードライン６の上面を露
出させ、他の部分をそのシリコン酸化膜で埋め込む。そ
の方法としては、シリコン酸化膜を厚く堆積した後、表
面を平坦化するためにその上にＳＯＧ膜やレジスト膜を
形成した後にエッチバックを施す方法や、シリコン酸化
膜を堆積した後、ワードライン６の表面が露出するまで
ＣＭＰ（Chemical Mecanical Polishing）法により研磨
する方法などがある。シリコン酸化物１２はシリコン酸
化物１２ａと１２ｂを合わせたものである。
膜を厚く堆積し、ポリシリコン層１０ａがエッチングさ
れた隙間やワードライン６，６間の隙間をシリコン酸化
物１２ｂで埋め込む。そしてワードライン６の上面を露
出させ、他の部分をそのシリコン酸化膜で埋め込む。そ
の方法としては、シリコン酸化膜を厚く堆積した後、表
面を平坦化するためにその上にＳＯＧ膜やレジスト膜を
形成した後にエッチバックを施す方法や、シリコン酸化
膜を堆積した後、ワードライン６の表面が露出するまで
ＣＭＰ（Chemical Mecanical Polishing）法により研磨
する方法などがある。シリコン酸化物１２はシリコン酸
化物１２ａと１２ｂを合わせたものである。
【００１９】（Ｆ）記憶すべき情報に従ってしきい値電
圧を高めるメモリトランジスタのみを含む開口を有する
レジストパターン２６を形成する。このレジストパター
ンの開口の大きさは、しきい値電圧を高めるメモリセル
のポリシリコンゲート電極１０を含み、隣接する他のメ
モリセルのポリシリコンゲート電極１０を含まない大き
さである。そのレジストパターンをマスクとしてワード
ライン６の導電体層を貫通し、ポリシリコンゲート電極
１０へ到達する注入エネルギーで酸素又は窒素を注入す
る。このときの条件は、５０〜４００ＫｅＶのエネルギ
ーで、１×１０13〜１×１０16／ｃｍ2である。
圧を高めるメモリトランジスタのみを含む開口を有する
レジストパターン２６を形成する。このレジストパター
ンの開口の大きさは、しきい値電圧を高めるメモリセル
のポリシリコンゲート電極１０を含み、隣接する他のメ
モリセルのポリシリコンゲート電極１０を含まない大き
さである。そのレジストパターンをマスクとしてワード
ライン６の導電体層を貫通し、ポリシリコンゲート電極
１０へ到達する注入エネルギーで酸素又は窒素を注入す
る。このときの条件は、５０〜４００ＫｅＶのエネルギ
ーで、１×１０13〜１×１０16／ｃｍ2である。
【００２０】次に、熱処理を施すと、酸素又は窒素が注
入されたポリシリコンゲート電極１０では、注入された
酸素又は窒素とポリシリコンとが反応してシリコン酸化
物又はシリコン窒化物のゲート電極１０ｘとなる。平面
的にみて、ゲート電極１０の周りはシリコン酸化物１２
で囲まれており、断面的にみても基板方向にはゲート酸
化膜８がある構造になっているため、これらのシリコン
酸化物１２やゲート酸化膜８が不純物拡散を阻止する役
割を果たし、所定のメモリセルのポリシリコンゲート電
極１０中にのみ不純物が均一に拡散し反応が起こる。こ
れにより、その不純物が注入されたゲート電極のポリシ
リコンの絶縁性が高まり、見かけ上ゲート酸化膜厚が厚
くなったのと同じ働きをしてメモリトランジスタのしき
い値電圧が上昇する。その後、従来から行なわれている
ように、絶縁膜を形成し、コンタクトホールを開け、メ
タル配線を形成し、パット電極を形成する。
入されたポリシリコンゲート電極１０では、注入された
酸素又は窒素とポリシリコンとが反応してシリコン酸化
物又はシリコン窒化物のゲート電極１０ｘとなる。平面
的にみて、ゲート電極１０の周りはシリコン酸化物１２
で囲まれており、断面的にみても基板方向にはゲート酸
化膜８がある構造になっているため、これらのシリコン
酸化物１２やゲート酸化膜８が不純物拡散を阻止する役
割を果たし、所定のメモリセルのポリシリコンゲート電
極１０中にのみ不純物が均一に拡散し反応が起こる。こ
れにより、その不純物が注入されたゲート電極のポリシ
リコンの絶縁性が高まり、見かけ上ゲート酸化膜厚が厚
くなったのと同じ働きをしてメモリトランジスタのしき
い値電圧が上昇する。その後、従来から行なわれている
ように、絶縁膜を形成し、コンタクトホールを開け、メ
タル配線を形成し、パット電極を形成する。
【００２１】
【発明の効果】本発明ではゲート電極に不純物を導入し
てそのメモリトランジスタのしきい値電圧を変化させる
ので、コア注入の不純物が基板内へ導入されることがな
くなり、接合リークや接合容量の増加を抑えることがで
き、得られるメモリ装置の動作速度が向上する。また、
コア注入の不純物が基板内に導入されないので、コア注
入不純物の拡散に対するマージンが不要になり、チップ
サイズを小さくすることができる。ポリシリコンゲート
電極をメモリトランジスタごとに分離し、周りを酸化物
で取り囲むことになるため、コア注入で導入した不純物
がゲート電極のみに有効に働き、かつ他のゲート電極へ
拡散しないので、コア注入のマージンが不要となり、こ
の点でもチップサイズを小さくすることができる。ポリ
シリコンゲート電極に注入する不純物として酸素又は窒
素を用いることにより、ゲート電極を絶縁物化し、しき
い値電圧をより大きく変化させることができる。製造方
法においては、埋込みビットラインのイオン注入を、ゲ
ート電極となるポリシリコンパターンの酸化の後で行な
うようにしているので、注入される領域がポリシリコン
層からオフセットされた状態に注入することができ、後
の熱処理で発生する拡散領域の横方向拡散分を相殺する
ことができ、ショートチャネル効果の発生を抑えること
ができる。
てそのメモリトランジスタのしきい値電圧を変化させる
ので、コア注入の不純物が基板内へ導入されることがな
くなり、接合リークや接合容量の増加を抑えることがで
き、得られるメモリ装置の動作速度が向上する。また、
コア注入の不純物が基板内に導入されないので、コア注
入不純物の拡散に対するマージンが不要になり、チップ
サイズを小さくすることができる。ポリシリコンゲート
電極をメモリトランジスタごとに分離し、周りを酸化物
で取り囲むことになるため、コア注入で導入した不純物
がゲート電極のみに有効に働き、かつ他のゲート電極へ
拡散しないので、コア注入のマージンが不要となり、こ
の点でもチップサイズを小さくすることができる。ポリ
シリコンゲート電極に注入する不純物として酸素又は窒
素を用いることにより、ゲート電極を絶縁物化し、しき
い値電圧をより大きく変化させることができる。製造方
法においては、埋込みビットラインのイオン注入を、ゲ
ート電極となるポリシリコンパターンの酸化の後で行な
うようにしているので、注入される領域がポリシリコン
層からオフセットされた状態に注入することができ、後
の熱処理で発生する拡散領域の横方向拡散分を相殺する
ことができ、ショートチャネル効果の発生を抑えること
ができる。
【図１】一実施例を示す図であり、（Ａ）は平面図、
（Ｂ）はそのＸ−Ｘ’線位置での断面図、（Ｃ）はその
Ｙ−Ｙ’線位置での断面図である。
（Ｂ）はそのＸ−Ｘ’線位置での断面図、（Ｃ）はその
Ｙ−Ｙ’線位置での断面図である。
【図２】本発明の製造方法の実施例の前半部を示す斜視
断面図である。
断面図である。
【図３】本発明の製造方法の同実施例の後半部を示す図
であり、（Ｄ）及び（Ｅ）は斜視断面図、（Ｆ）は平面
図である。
であり、（Ｄ）及び（Ｅ）は斜視断面図、（Ｆ）は平面
図である。
２ Ｐ型シリコン基板 ４ ビットラインのＮ型拡散層 ６ ワードライン ８ ゲート酸化膜 １０ ポリシリコンゲート電極 １０ｘ 酸素又は窒素が注入されたポリシリコンゲー
ト電極 １２，１２ａ シリコン酸化物
ト電極 １２，１２ａ シリコン酸化物
Claims (5)
- 【請求項１】 メモリセルがポリシリコンゲート電極を
もつＭＯＳトランジスタからなり、そのゲート電極は複
数のメモリセル間で連続したワードラインを兼ねてお
り、かつ所定のメモリセルのゲート電極はその下層部が
記憶すべき情報に従って不純物導入により高抵抗化され
てそのメモリセルのしきい値電圧が高められていること
を特徴とするリード・オンリ・メモリ装置。 - 【請求項２】 半導体基板表面に互いに平行で等間隔に
帯状の不純物拡散層が形成されてビット線を構成し、基
板上には前記不純物拡散層と交差する方向の互いに平行
で等間隔の複数の帯状導電体層からなるワード線が形成
され、ワード線と基板との間で隣接ビット線間に挾まれ
た領域には基板との間にゲート絶縁膜を介し、ワード線
と接触したポリシリコンゲート電極が形成されて、それ
ぞれに分離したポリシリコンゲート電極をもつＭＯＳト
ランジスタからなるメモリセルのメモリセルアレイが構
成されており、 所定のメモリセルのゲート電極には記憶すべき情報に従
って不純物が導入されて高抵抗化されることによってそ
のメモリセルのしきい値電圧が高められていることを特
徴とするリード・オンリ・メモリ装置。 - 【請求項３】 ゲート電極に導入されている不純物は酸
素又は窒素である請求項１又は２に記載のリード・オン
リ・メモリ装置。 - 【請求項４】 以下の工程（Ａ）から（Ｈ）を含むリー
ド・オンリ・メモリ装置の製造方法。 （Ａ）半導体基板上にゲート酸化膜を介してポリシリコ
ン層を形成し、そのポリシリコン層を互いに平行で等間
隔の複数の帯状にパターン化する工程、（Ｂ）基板及び
前記ポリシリコン層パターンの表面に酸化膜を形成する
熱酸化工程、（Ｃ）前記ポリシリコン層パターン及びそ
の表面の酸化膜をマスクとしてソース・ドレイン用の不
純物を基板に導入するイオン注入工程、（Ｄ）前記ポリ
シリコン層パターンの上面を露出させた状態でそのポリ
シリコン層パターン間を絶縁物で埋め込む工程、（Ｅ）
前記ポリシリコン層パターン及びその間に埋め込まれた
絶縁物の上に導電体層を形成し、その導電体層を前記ポ
リシリコン層パターンに交差する方向の互いに平行で等
間隔の複数の帯状にパターン化する工程、（Ｆ）前記導
電体層パターンをマスクとして前記ポリシリコン層パタ
ーンをエッチングし、そのポリシリコン層パターンをメ
モリセルごとに分離されたゲート電極とする工程、
（Ｇ）前記導電体層パターン間部分及びポリシリコン層
がエッチング除去された隙間部分を絶縁膜で埋め込む工
程、（Ｈ）記憶すべき情報に従ってしきい値電圧を高め
るメモリセルのゲート電極を含み、隣接する他のメモリ
セルのゲート電極を含まない大きさの開口をもつレジス
トパターンを形成し、そのレジストパターンをマスクと
してゲート電極に不純物を注入してそのメモリセルのゲ
ート電極を高抵抗化するイオン注入工程。 - 【請求項５】 ゲート電極に注入する不純物は酸素又は
窒素である請求項４に記載のリード・オンリ・メモリ装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152483A JPH08321593A (ja) | 1995-05-26 | 1995-05-26 | リード・オンリ・メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152483A JPH08321593A (ja) | 1995-05-26 | 1995-05-26 | リード・オンリ・メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321593A true JPH08321593A (ja) | 1996-12-03 |
Family
ID=15541482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7152483A Pending JPH08321593A (ja) | 1995-05-26 | 1995-05-26 | リード・オンリ・メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380889B1 (ko) * | 1999-04-13 | 2003-04-18 | 샤프 가부시키가이샤 | 마스크ｒｏｍ 및 그의 제조 방법 |
| KR100469334B1 (ko) * | 2002-11-07 | 2005-02-02 | 매그나칩 반도체 유한회사 | 마스크 롬 및 그 제조 방법 |
| CN100352060C (zh) * | 2002-05-20 | 2007-11-28 | 旺宏电子股份有限公司 | 双位操作的掩模式只读存储器结构及其制造方法 |
-
1995
- 1995-05-26 JP JP7152483A patent/JPH08321593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380889B1 (ko) * | 1999-04-13 | 2003-04-18 | 샤프 가부시키가이샤 | 마스크ｒｏｍ 및 그의 제조 방법 |
| CN100352060C (zh) * | 2002-05-20 | 2007-11-28 | 旺宏电子股份有限公司 | 双位操作的掩模式只读存储器结构及其制造方法 |
| KR100469334B1 (ko) * | 2002-11-07 | 2005-02-02 | 매그나칩 반도체 유한회사 | 마스크 롬 및 그 제조 방법 |
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