KR19990078422A - 고저항부하스태틱형ｒａｍ및그제조방법 - Google Patents

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Abstract

구동 트랜지스터의 게이트 전극과 전송 트랜지스터의 확산층을 반도체 기판과 단락하는 일 없이 고저항 부하에 접속하는 것을 가능하게 한 고저항 부하 스태틱 RAM과 그 제조 방법을 제공한다.
반도체 기판(1)에 형성된 구동 트랜지스터의 게이트 전극(4)과, 전송 트랜지스터의 소스·드레인으로서의 확산층(5)과, 고저항 부하로서의 고저항막(9)을 접속하는 부분에 있어서, 확산층(5)의 고농도층(5a)이 게이트 전극(4)의 바로 아래에까지 연장되어 있으며, 이 연장된 영역을 포함하는 영역에서 고저항막(9)과 확산층(5) 및 게이트 전극(4)과의 전기 접속이 행해진다. 게이트 전극(4)과 확산층(5) 간의 반도체 기판(1)의 표면에 저농도층이나 기판 도전형 영역이 노출되지 않게 되어 확산층(5) 및 게이트 전극(4)과 반도체 기판(1) 간의 단락이 방지된다.

Description

고저항 부하 스태틱형 ＲＡＭ 및 그 제조 방법{HIGHLY RESISTIVE LOAD STATIC RAM AND METHOD OF FABRICATING THE SAME}
본 발명은 스태틱형 RAM(이하, SRAM으로 칭한다)에 관한 것으로, 특히, 고저항 부하를 갖는 SRAM에서의 게이트 전극과 확산층과의 접속 구조를 개선한 SRAM 및 그 제조 방법에 관한 것이다.
고저항 SRAM으로서, 도 4에 회로 구성을 도시한 바와 같이 2개의 구동용 MOS 트랜지스터 Tr1, Tr2와, 2개의 전송용 MOS 트랜지스터 Tr3, Tr4와, 2개의 고저항 R1, R2로 구성된다. 또한, 이 고저항 SRAM의 평면 레이아웃을 도 5에 도시한다. 또, 도 4와 도 5에서 동일 부호는 동일 부분을 나타내고 있으며 SD는 불순물 확산층이고, G1, G2는 구동용 MOS 트랜지스터 Tr1, Tr2의 게이트 전극이고, WL은 전송용 MOS 트랜지스터 Tr3, Tr4의 각 게이트로 구성되는 워드선이고, R1, R2는 고저항이고, RCT는 상기 고저항 R1, R2와 상기 불순물 확산층 SD와의 콘택트이고, VCC는 제1 전원 콘택트이고, VSS는 제2 전원 콘택트이다.
이 고저항 SRAM에서는, 구동용 MOS 트랜지스터 Tr2, Tr1의 게이트 전극에 대해서 상보적으로 접속되는 전송용 MOS 트랜지스터 Tr3, Tr4와 고저항 부하 R1, R2 각각의 접속 영역 Q1, Q2가 각각 합일적으로 구성된 콘택트 구조로 되어 있다. 예를 들어, 도 5에 AA선으로 나타낸 Q1의 영역의 단면 구조를 도 6에 도시한다. 이 도면에서, p형 실리콘 기판(1)의 주요면에 형성된 필드 산화막(2)에 의해서 소자 영역이 구획되며, 이 소자 영역 중 일부에 상기 전송용 MOS 트랜지스터 Tr3 및 구동용 MOS 트랜지스터 Tr1의 각 소스·드레인 SD로서 고농도의 n+확산층(5a)과 저농도의 n-확산층(5b)으로 이루어지는 불순물의 확산층(5)이 형성된다. 또한, 상기 구동용 MOS 트랜지스터 Tr2의 게이트 절연막(3) 및 게이트 전극(4 ; G1, G2)이 형성된다. 또한, 상기 게이트 전극(4) 및 확산층(5)을 덮는 Ti로 이루어지는 도전막(6)이 형성되며, 그 위에 제1 층간 절연막(7)이 형성되어 있다. 또한, 이 제1 층간 절연막(7)의 상기 Q1의 영역 즉, 상기 확산층(5)과 게이트 전극(4)의 각 일부 영역의 상기 도전막(6)을 노출하는 콘택트 홀(8)이 개구되며, 이 콘택트 홀(8) 내에 상기 고저항 부하 R1로서의 고저항 금속으로 이루어지는 고저항막(9)이 형성되어 있다. 그 위에 제2 층간 절연막(10)이 형성되어 있다.
도 7 및 도 8은 상기 SRAM의 제조 방법을 설명하기 위한 상기 영역 Q1의 부분의 단면도이다. 우선, 도 7a와 같이 p형 실리콘 기판(1)의 표면의 소정 패턴에 필드 산화막(2)을 형성하고, 소자 영역을 구획한다. 계속해서, 도 7b와 같이 상기 소자 영역의 실리콘 기판(1)의 표면에 소정 두께의 게이트 산화막(3)을 형성한 후, 폴리 실리콘을 소정 두께로 성장하고 또한 이것을 패터닝하여 게이트 전극(4)을 형성한다. 그리고, 이 게이트 전극(4)을 마스크로 사용하여 상기 실리콘 기판(1)의 소자 영역에 인을 주입하여 n-확산층(5b)을 형성한다. 계속해서, 도 7c와 같이, 전면에 산화막을 퇴적한 후, 이것을 이방성 에칭함으로써 상기 게이트 전극(4)의 측벽부에 측벽 산화막(11)을 형성하고 또한 소정 영역을 레지스트(12)로 덮은 후에, 상기 측벽 산화막(11)을 마스크로 사용하여 상기 실리콘 기판(1)의 표면에 비소를 주입하여 n+확산층(5a)을 형성한다. 이 n+확산층(5a)은 상기 n-확산층(5b)과 함께 상기 소스·드레인의 각 확산층(5)을 구성하게 된다. 그런 후, 도 7d와 같이 메모리 셀 영역에서 상기 측벽 산화막(11)만을 제거한다. 이 때, 측벽 산화막(11)의 바로 아래의 게이트 산화막(3)도 동시에 제거된다.
계속해서, 도 8a와 같이 표면이 노출하고 있는 실리콘 기판(1), 게이트 전극(4)의 노출면에 Ti를 형성하여 도전막(6)을 형성한다. 이 도전막(6)에 의해 상기 n+확산층(5a)과 게이트 전극(4)이 전기 접속된다. 그리고, 도 8b와 같이 실리콘 기판(1)의 전면을 덮도록 BPSG 등의 제1 층간 절연막(7)을 형성한다. 그리고, 상기 n+확산층(5a)과 게이트 전극(4)에 걸친 영역 Q1, Q2에 콘택트 홀(8)을 개구한다. 계속해서, 도 8c와 같이 상기 콘택트 홀(8) 내에 선택적으로 고저항막(9)을 형성하고 고저항 부하 R1, R2를 형성한다. 그 후, BPSG 등의 제2 층간 절연막(10)을 형성함으로써 도 6의 구성이 완성된다.
이러한 종래의 SRAM에서는 측벽 산화막(11)을 제거할 때에 게이트 전극(4)의 측벽부가 약간 후퇴되기 때문에, 도 9에 도시한 바와 같이, n-확산층(5b)과 게이트 전극(4)이 중복되지 않은 부분 X가 발생하고, 이 부분 X에서 상기 실리콘 기판(1)의 p형 표면이 노출되어 버린다. 이 때문에, 이 표면 상에 형성되는 도전막(6)에 의해서 확산층(5) 및 게이트 전극(4)과 실리콘 기판(1)의 표면이 도통되어 버리고 특히 확산층(5)으로부터 도전막(6)을 통해 실리콘 기판(1)으로 전류가 흘러 버려서 SRAM으로서의 동작이 행해지지 않는 경우가 생긴다고 하는 문제가 있다.
본 발명의 목적은, 확산층 및 게이트 전극과 반도체 기판을 단락하는 일 없이 구동 트랜지스터의 게이트 전극과 확산층과의 접속 저항의 저감화를 가능하게 한 SRAM과 그 제조 방법을 제공하는 것에 있다.
본 발명은, 반도체 기판에 형성된 구동용 및 전송용의 각 MOS 트랜지스터와, 상기 MOS 트랜지스터의 게이트 전극 및 소스·드레인의 확산층에 각각 접속되는 고저항막을 구비하는 고저항 부하 SRAM에 있어서, 상기 확산층의 고농도층이 상기 게이트 전극의 바로 아래까지 연장되어 있으며, 이 연장된 영역을 포함하는 영역에서 상기 고저항막과 상기 확산층 및 게이트 전극과의 전기 접속이 행해지고 있는 것을 특징으로 한다. 이 경우, 상기 확산층이 형성된 반도체 기판의 표면으로부터 상기 게이트 전극의 표면 상에 걸쳐서 도전막이 형성되어 있으며, 이 도전막에 의해 상기 확산층과 게이트 전극이 전기 접속되며, 또한 상기 고저항막은 상기 도전막의 표면 상에 형성된다.
또한, 본 발명의 제조 방법은 반도체 기판에 구동용 및 전송용 각 MOS 트랜지스터의 각 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 이용하여 상기 반도체 기판에 상기 각 트랜지스터의 소스·드레인으로서의 확산층을 형성하는 공정과, 상기 게이트 전극의 측면에 측벽을 형성하는 공정과, 상기 측벽 중 임의의 것을 제거하는 공정과, 상기 게이트 전극과 상기 확산층에 걸친 도전막을 형성하는 공정과, 상기 게이트 전극과 확산층 각각에 전기 접속되는 고저항막을 형성하는 공정을 구비하고, 또한 상기 고저항막 바로 아래의 영역에 있어서 상기 확산층을 구성하는 고농도층 중 일부를 상기 게이트 전극의 바로 아래까지 연장시키는 공정을 포함하는 것을 특징으로 한다. 이 고농도층 중 일부를 게이트 전극의 바로 아래까지 연장시키는 공정으로서는 상기 반도체 기판의 표면과 수직인 방향에서 경사진 방향으로부터 불순물을 이온 주입하는 공정, 혹은 상기 게이트 전극을 마스크로서 사용하여 상기 반도체 기판에 불순물을 이온 주입한 후, 열 처리하여 상기 불순물을 상기 게이트 전극의 바로 아래까지 확산시키는 공정이 이용된다.
본 발명에서는 확산층을 구성하는 고농도층 중 일부가 게이트 전극의 바로 아래까지 연장되기 때문에, 확산층과 게이트 전극 간의 반도체 기판의 표면에 기판의 도전형 영역이 노출되는 것이 방지된다. 이 때문에, 확산층으로부터 게이트 전극에 걸쳐서 고저항막을 형성한 경우에서도 고저항막이나 그 기초 도전막이 저농도층이나 기판의 도전형 영역에 접촉되는 일이 없고 확산층과 고저항막과의 접속 저항이 증대되는 일이 없고, 또한 고저항막이나 기초 도전막을 통해 고농도층이나 게이트 전극이 반도체 기판에 단락되는 것이 방지된다.
도 1은 본 발명의 고저항 부하 SRAM의 주요부(도 5 AA선)의 단면도.
도 2는 도 1의 구성의 제조 방법을 공정순으로 나타내는 단면도의 1.
도 3은 도 1의 구성의 제조 방법을 공정순으로 나타내는 단면도의 2.
도 4는 본 발명의 대상이 되는 SRAM의 회로도.
도 5는 도 4의 SRAM의 평면 레이아웃도.
도 6은 종래의 고저항 부하 SRAM 중 일부(도 5 AA선)의 단면도.
도 7은 도 6의 구성의 제조 방법을 공정순으로 나타내는 단면도의 1.
도 8은 도 6의 구성의 제조 방법을 공정순으로 나타내는 단면도의 2.
도 9는 종래의 SRAM의 문제점을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 실리콘 기판
2 : 필드 산화막
3 : 게이트 산화막
4 : 게이트 전극
5 : 확산층(소스·드레인 확산층)
5a : n+확산층
5b : n-확산층
5c : n+확산층
6 : 도전막
7 : 제1 층간 절연막
8 : 콘택트 홀
9 : 고저항막
10 : 제2 층간 절연막
11 : 측벽 산화막
12 : 레지스트
다음에, 본 발명의 실시예를 도면을 참조하여 설명한다. 도 1은 본 발명의 SRAM의 주요부의 단면도로서, 도 6에 도시한 종래 구성과 마찬가지로 도 4의 회로 및 도 5의 평면 레이아웃의 Q1의 부분 단면도이다. 도 1을 참조하면, p형 실리콘 기판(1)의 주요면에 형성된 필드 산화막(2)에 의해 소자 영역이 구획되며, 이 소자 영역 중 일부에 상기 전송용 MOS 트랜지스터 Tr3 및 구동용 MOS 트랜지스터 Tr1의 각 소스·드레인 SD로서의 불순물의 확산층(5)이 형성된다. 또한, 상기 구동용 MOS 트랜지스터 Tr2의 게이트 절연막(3) 및 게이트 전극(4 ; G2)이 형성된다. 여기서, 상기 확산층(5)은 고농도의 n+확산층(5a)과 저농도의 n-확산층(5b)으로 구성되어 있지만, 상기 n-확산층(5b)을 더 포함하여 상기 게이트 전극(4)의 바로 아래 영역까지 연장되는 n+확산층(5c)이 형성되어 있다. 또한, 상기 게이트 전극(4) 및 확산층(5)을 덮는 Ti로 이루어지는 도전막(6)이 형성되며, 그 위에 제1 층간 절연막(7)이 형성되어 있다. 또한, 이 제1 층간 절연막(7)에는 상기 Q1의 영역 즉 상기 확산층(5)과 게이트 전극(4)이 중첩된 영역에서 상기 도전막(6)을 노출하는 콘택트 홀(8)이 개구되며, 이 콘택트 홀(8) 내에 상기 고저항 부하 R1로서의 고저항 재료로 이루어지는 고저항막(9)이 형성되어 있다. 그 위에 제2 층간 절연막(10)이 형성되어 있다.
도 2 및 도 3은 상기 SRAM의 제조 방법을 설명하기 위한 상기 영역 Q1의 부분의 단면도이다. 우선, 도 2a와 같이 p형 실리콘 기판(1)의 표면의 소정 패턴에 4000Å의 필드 산화막(2)을 형성하고 소자 영역을 구획한다. 계속해서, 도 2b와 같이, 상기 소자 영역의 실리콘 기판(1)의 표면에 두께 90Å의 게이트 산화막(3)을 형성한 후, 폴리 실리콘을 두께 2000Å으로 성장시키고 또한 이것을 패터닝하여 게이트 전극(4)을 형성한다. 그리고, 이 게이트 전극(4)을 마스크로 사용하여 상기 실리콘 기판(1)의 소자 영역에 인을 50KeV, 1E13㎝-2로 주입하여 n-확산층(5b)을 형성한다. 계속해서, 도 2c와 같이 전면에 1500Å 정도의 산화막을 퇴적한 후, 이것을 이방성 에칭함으로써 상기 게이트 전극(4)의 측벽부에 측벽 산화막(11)을 형성한다. 계속해서, 상기 측벽 산화막(11)을 마스크로 사용하여 상기 실리콘 기판(1)의 표면에 비소를 40KeV, 4E15㎝-2로 주입하여 n+확산층(5a)을 형성한다. 이 n+확산층(5a)은 상기 n-확산층(5b)과 함께 상기 소스·드레인의 각 확산층(5)을 구성하게 된다. 그런 후, 도 2d와 같이, SRAM의 메모리 셀 영역의 상기 측벽 산화막(11)만을 제거한다. 이 때, 원하는 부분은 마스크로 덮어 두고 측벽 산화막은 제거하지 않는다. 이 측벽 산화막(11)의 제거에 의해, 그 바로 아래의 게이트 산화막(3)도 동시에 제거된다.
계속해서, 도 3a와 같이, 상기 마스크를 그대로 이용하여 메모리 셀 영역에 대해, 실리콘 기판(1)의 표면에 대해 수선 방향으로 30°의 각도로부터 인을 70KeV, 4E15㎝-2로 주입한다. 이에 따라, 게이트 전극(4)의 바로 아래까지 인이 주입되며, 상기 n-확산층(5b)을 포함하여 게이트 전극(4) 바로 아래까지 연장되는 n+확산층(5c)이 형성되며, 이 n+확산층(5c)을 포함하여 상기 확산층(5)이 형성되게 된다. 그런 후, 실리콘 기판(1), 게이트 전극(4)의 각 표면을 노출시키는 처리를 행하고 또한 그 노출면에 200Å의 두께의 Ti를 형성하여 도전막(6)을 형성한다. 이 도전막(6)에 의해 상기 n+확산층(5a)과 게이트 전극(4)이 전기 접속된다. 그리고, 도 3b와 같이 실리콘 기판(1)의 전면을 덮도록 두께 3000Å의 BPSG의 제1 층간 절연막(7)을 형성한다. 또한, 상기 n+확산층(5a)과 게이트 전극(4)에 걸친 영역 Q1, Q2에 콘택트 홀(8)을 개구한다. 계속해서, 도 3c와 같이 상기 콘택트 홀(8)을 포함하는 전면에 두께 500Å의 SIPOS로 이루어지는 고저항막을 형성하고 또한 이것을 패턴 형성함으로써 상기 콘택트 홀 내에 선택적으로 고저항막(9)을 형성하고 고저항 부하 R1, R2를 형성한다. 그 후, 두께 4000Å의 BPSG의 제2 층간 절연막(10)을 형성함으로서 도 1의 구성이 완성된다.
이와 같이, 이 실시예의 SRAM에서는 구동 트랜지스터 및 전송 트랜지스터의 각 소스·드레인을 구성하는 확산층(5)은 게이트 전극(4)의 바로 아래의 영역까지 n+확산층(5a, 5c)이 연장된 구성으로 되어 있으며, 게이트 전극(4)과 확산층(5) 간의 실리콘 기판(1)의 표면에 p형면이 노출지 않는다. 이 때문에, 확산층(5)의 표면에서 게이트 전극(4)의 표면에 걸쳐 형성되는 도전막(6)이 실리콘 기판(1)의 표면에서 p형면에 접촉되는 일이 없고, 도전막(6)을 통해 확산층(5)과 게이트 전극(4)이 실리콘 기판(1)에 단락되는 일 없이 신뢰성이 높은 고저항 부하의 SRAM을 얻을 수 있다.
여기서, 상기 제1 실시예에서는 게이트 전극(4)의 바로 아래 영역까지 n+확산층(5a, 5c)을 연장시키기 위해서 실리콘 기판(1)에 대해 경사 방향으로부터 이온 주입을 하는 기술을 이용하고 있지만, 이온 주입 자체는 실리콘 기판(1)의 표면에 대해서 수직 방향으로부터 행하고, 그 후의 열 처리에 의해서 불순물을 게이트 전극(4)의 바로 아래 영역까지 확산시키도록 해도 좋다. 예를 들면, 도 2d의 공정에서 측벽 산화막(11)과 그 바로 아래의 게이트 산화막(3)을 제거한 후에 실리콘 기판(1)의 표면에 대해서 수직 방향으로부터 예를 들면 40keV, 7E15㎝-2로 인 주입을 행한다. 그리고, 질소 분위기 중에서 850℃의 열 처리를 10분간 행함으로써, 게이트 전극(4)의 바로 아래에 n+확산층(5c)을 형성하는 것이 가능해진다. 또, 이 제2 실시예에서는 경사 방향으로부터의 이온 주입이 불필요해지며, 제조를 용이하게 행할 수 있는 반면, 고온의 열 처리가 필요하기 때문에, 다른 회로 소자의 확산층에 미치는 영향을 고려할 필요가 있다.
또한, 본 발명은 상기한 회로 구성 혹은 평면 레이아웃 구성의 SRAM에 한정되는 것이 아니라 메모리 셀을 구성하는 트랜지스터의 게이트 전극과 확산층과의 접속 영역에 고저항 부하를 구성하는 고저항막을 접촉 상태로 형성하는 구성을 포함하는 SRAM이면 본 발명을 마찬가지로 적용하는 것이 가능하다.
이상 설명한 바와 같이 본 발명은 구동용 및 전송용의 각 MOS 트랜지스터의 소스·드레인으로서 기능하는 확산층을 구성하는 고농도층 중 일부가 상기 각 트랜지스터의 게이트 전극의 바로 아래까지 연장되어 있기 때문에, 확산층과 게이트 전극 간의 반도체 기판의 표면에 기판의 도전형 영역이 노출되는 것이 방지된다. 이 때문에, 확산층으로부터 게이트 전극에 걸쳐 고저항막을 형성한 경우에서도 고저항막이나 그 기초 도전막이 기판의 도전형 영역에 접촉되는 일 없이 고농도층이나 게이트 전극이 반도체 기판에 단락되는 것이 방지된다. 이에 따라, 안정 동작을 확보하고 또한 고신뢰도의 고저항 부하 SRAM을 얻을 수 있다.

Claims (6)

  1. 반도체 기판에 형성된 구동용 및 전송용의 각 MOS 트랜지스터와, 상기 MOS 트랜지스터의 게이트 전극 및 소스·드레인의 확산층에 각각 전기 접속되는 고저항막을 구비하는 고저항 부하 스태틱형 RAM(고저항 부하 SRAM)에 있어서,
    상기 확산층의 고농도층이 상기 게이트 전극의 바로 아래까지 연장되어 있으며, 이 연장된 영역을 포함하는 영역에서 상기 고저항막과 상기 확산층 및 게이트 전극과의 전기 접속이 행해지고 있는 것을 특징으로 하는 고저항 부하 SRAM.
  2. 제1항에 있어서, 상기 확산층이 형성된 반도체 기판의 표면으로부터 상기 게이트 전극의 표면 상에 걸쳐 도전막이 형성되며, 상기 도전막에 의해 상기 확산층과 게이트 전극이 전기 접속되며, 상기 고저항막은 상기 도전막의 표면 상에 형성되어 있는 것을 특징으로 하는 고저항 부하 SRAM.
  3. 반도체 기판에 구동용 및 전송용의 각 MOS 트랜지스터의 각 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 이용하여 상기 반도체 기판에 상기 각 트랜지스터의 소스·드레인으로서의 확산층을 형성하는 공정과, 상기 게이트 전극과 확산층 각각에 전기 접속되는 고저항막을 형성하는 공정을 구비하는 고저항 부하 SRAM의 제조 방법에 있어서,
    상기 고저항막의 바로 아래의 영역에서 상기 확산층을 구성하는 고농도층 중 일부를 상기 게이트 전극의 바로 아래까지 연장시키는 공정을 포함하는 것을 특징으로 하는 고저항 부하 SRAM의 제조 방법.
  4. 제3항에 있어서, 상기 고농도층 중 일부를 게이트 전극의 바로 아래까지 연장시키는 공정은, 상기 반도체 기판의 표면과 수직인 방향에서 경사진 방향으로부터 불순물을 이온 주입하는 공정인 것을 특징으로 하는 고저항 부하 SRAM의 제조 방법.
  5. 제3항에 있어서, 상기 고농도층 중 일부를 게이트 전극의 바로 아래까지 연장시키는 공정은, 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 불순물을 이온 주입한 후, 열 처리하여 상기 불순물을 상기 게이트 전극의 바로 아래까지 확산시키는 공정인 것을 특징으로 하는 고저항 부하 SRAM의 제조 방법.
  6. 제3항에 있어서, 반도체 기판에 구동용 및 전송용의 각 MOS 트랜지스터의 각 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 이용하여 상기 반도체 기판에 상기 각 트랜지스터의 소스·드레인으로서의 확산층을 형성하는 공정과, 상기 확산층과 상기 게이트 전극에 걸치는 도전막을 형성하는 공정과, 상기 도전막의 표면에 고저항막을 형성하는 공정을 구비하는 것을 특징으로 하는 고저항 부하 SRAM의 제조 방법.
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