KR930011129B1 - Ppl셀로 구성한 sram소자 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 PPL(Polysilicon PMOS Load)셀로 구성한 SRAM소자의 회로도.
제2a도는 PPL셀로 구성한 SRAM소자를 형성하기 위해 각각의 층을 배열한 레이아웃트도.
제2b도는 종래기술로 형성한 제2a도의 X-X'의 단면도.
제3a도 및 제3b도는 종래기술로 PPL셀을 형성하는 공정을 도시한 단면도.
제4a도 내지 제4c도는 본 발명에 의한 트랜치 구조의 PPL셀을 형성하는 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
a : 필드산화막 b : 워드라인용 제1폴리층
c : 접지용 제2폴리층 d : PPL셀의 게이트용 제3폴리층
e : Vcc용 제4폴리층 f : 비트라인용 알루미늄층
g : 트렌치영역 1 : 기판
2 : 필드산화막 3 : n+확산영역
4 : 게이트 산화막 5 : 게이트전극
6 : 제1절연막 7 : PPL셀의 게이트전극
8 : 게이트 산화막 9 : VCC 배선
9A : VCC 배선용 폴리실리콘층 10 : 제2절연막
11 : 비트선 12 : 제3절연막
13 : 알루미늄 도전층 15 및 16 : 포토레지스트
17 : 트렌치 20 : MOSFET
30 : PPL셀
본 발명은 고집적 반도체의 PPL셀로 구성한 SRAM소자 및 그 제조방법에 관한 것으로, 특히 부하저항기를 트렌치 구조의 PPL(Poly Silicon PMOS Load)셀로 구성한 SRAM소자 및 그 제조방법에 관한 것이다.
일반적으로 SRAM소자에 사용되는 부하저항기는 폴리실리콘층을 이용한 막대 저항기가 사용되거나, 트랜지스터를 사용하는 능동저항기가 사용되었다. 그러나, 이하에서 언급하고자 하는 것은 SRAM소자에 사용되는 부가저항기를 얇은 필름(Thin Film)의 PPL셀을 사용하여 부하저항의 저항치를 게이트 전극 전압에 따라 가변시킬 수 있도록한 PPL셀을 구성한 SRAM소자에 관한 것이다.
제1도에 도시한 회로도는 SRAM소자의 회로에 부하저항 대신에 PPL셀(Q5 및 Q6)을 연결하고, Q5의 게이트는 Q2의 소오스 및 Q3의 게이트에 연결하고, Q6의 게이트는 Q1의 소오스 및 Q4의 게이트에 연결된 것을 나타낸다.
여기서 Q3의 게이트 전압이 High일때 PMOS인 Q5의 게이트에 High가 인가되며, 따라서 Q5가 비작동하게 되어 Q5의 드레인과 소오스 사이의 저항이 커지게 됨으로서 Q3로 흐르는 전류양이 적게된다. 이때 Q3으 드레인 전압은 Low가 되며, 이 Low전압이 PMOS인 Q6의 게이트에 인가되어 Q6가 동작하게 되어 Vcc가 그대로 Q4의 드레인에 인가된다. 그러므로 Q5 및 Q의 게이트 전압에 따라 Q5 및 Q6의 드레인과 소오스 사이의 저항값이 달라진다.
제2a도는 제1도의 회로를 기판상부에 구성하기 위하여 각층의 영역을 배열한 레이아웃트로서 필트산화막(9), 워드라인용 제1폴리층(b), 접지용 제2폴리층(c), PPL셀의 게이트용 제3폴리층(d), Vcc용 제4폴리층(e), 비트라인용 알루미늄층(f)을 배열하되, 배열된 구성이 복잡하여 하부와 상부를 구분하여 도시하였다. 여기서 주지해야 할것은 접지용 제2폴리층(c)를 다른영역에 형성할 수도 있으며, 트렌치 영역(g)은 본 발명에 의해 트렌치가 형성될 부분을 도시한다.
제2b도는 종래기술에 의해 형성된 제2a도의 X-X'단면을 도시한 것으로서, P형기판(1) 상부에 필드산화막(2), n+확산영역(3)이 예정된 영역에 형성되고, P형 기판(1) 표면에 게이트 산화막(4) 및 게이트 전극(5)이 적층되고, 게이트전극(5) 상부면에 전체에 제1절연층(6)이 형성되고, 그 상부에 PPL셀(30)의 게이트전극(7)이 형성되고, 게이트전극(7) 상부면에 게이트 산화막(8)이 형성되고, 게이트 산화막(8) 상부에 VCC배선(9)이 형성되고, 그상부에 제2절연층(10)이 형성되고, MOSFET(20)의 드레인에 비트선(11)이 형성되되, 제3절연층(12) 상부에 형성된 알루미늄 도전층(13)이 비트선(11)의 소정부분에 콘택된 것을 도시한다. 여기서 주지해야 할점은 VCC배선(9)의 양측의 빗금친 부분은 P형 불순물이 이온주입된 도전영역이고, 빗금안친 중앙부분은 P형 불순물이 이온주입되지 않은 채널영역으로 하부의 PPL셀(30)의 게이트전극(7)의 전압에 따라 VCC배선(9)에 채널영역이 발생되거나 발생되지 않음으로 전류의 흐름을 제어할 수 있도록 구성한 것이다.
그러나, 상기 종래의 PPL셀은 평판구조로 형성되어 면적이 넓어지고 채널영역을 보호하기 위해 마스크공정을 실시해야 하는 단점이 있다.
따라서, 본 발명은 종래기술의 단점을 극복하기 위하여 채널영역을 보호하는 마스크 공정을 사용하지 않는 자기정렬 공정방법을 적용하고 그로인하여 PPL셀의 특성을 향상시킬 수 있는 PPL셀로 구성한 SRAM소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 MOSFET상부에 제1절연층이 충분히 두껍게 형성되고, 상기 PPL셀의 예정된 채널영역에 트렌치가 형성되고, 트렌치를 포함하는 예정된 영역에 PPL셀의 게이트 전극이 형성되고, PPL셀의 게이트전극 상부에 게이트 산화막이 형성되고, 게이트 산화막 상부에 VCC 배선용 폴리실리콘층이 형성되되, 트렌치 벽면의 있는 VCC 배선용 플리실리콘층은 P형 불순물이 주입되지 않는 채널영역으로 형성되고, 트렌치 벽면을 제외한 VCC 배선용 폴리실리콘층은 P형 불순물이 주입되어 도전영역으로 형성된 것을 특징으로 한다.
본 발명의 제조방법에 의하면 상기 제1절연막 상부에 형성하는 PPL셀을 트렌치 구조의 PPL셀로 형성하기 위하여, 상기 제1절연막을 트렌치 깊이를 고려하여 충분히 두껍게 형성한 다음, 제1절연막 상부에 포토레지스트를 도포하는 단계와, PPL셀의 예정된 채널영역 상부의 포토레지스트를 제거하고 노출된 제1절연막을 소정두께 제거하여 트렌치를 형성하는 단계와, 남아있는 포토레지스트를 완전히 제거한다음, 상기 트렌치를 포함하는 예정된 영역에 게이트 전극을 형성하는 단계와, 게이트전극 상부에 게이트 산화막을 형성한 다음, 그 상부의 예정된 부분에 VCC 배선용 폴리실리콘층을 형성하는 단계와, 상기 VCC 배선용 폴리실리콘층 전체에 PPL셀의 문턱전압을 조절하기 위해 경사를 갖는 이온주입 방법으로 불순물을 주입시키는 단계와, 기판에 수직하는 방향의 이온주입으로 P형 불순물을 VCC 배선용 폴리실리콘층에 주입시켜 트렌치 벽면에 VCC 배선용 폴리실리콘층에는 P형 불순물이 주입되지 않은 채널영역으로 형성하고, 트렌치벽면을 제외한 부분의 VCC 배선용 폴리실리콘층은 P형 불순물이 주입된 도전영역으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제3a도 및 제3b도는 종래기술에 의해 PPL셀을 형성하는 공정을 도시하되, 기판(1) 상부의 PPL셀(30)이 있는 부분만 도시한 도면이다.
제3a도는 P형 기판(1)에 필드산화막(2), 게이트 산화막(4) 및 게이트전극(5), 제1절연막(6)을 순차적으로 형성한 다음, 제1절연막(6) 상부에 PPL셀(30)의 게이트 전극(7)을 예정된 부분 형성하고, 그상부에 게이트 산화막(8)을 형성한 다음, 게이트 산화막(8) 상부의 예정된 부분에 VCC 배선용 폴리실리콘층(9A)을 증착하고 PPL셀(30)의 문턱전압(Threshold voltage)을 조절하기 위해 불순물을 이온주입한 상태의 단면도이다.
제3b도는 상기 VCC 배선용 폴리실리콘층(9A)의 예정된 채널영역에 포토레지스트층(15)을 형성한후, 노출된 VCC 배선용 폴리실리콘층(9A)에 도전영역(빗금친 부분)을 형성하기 위해 P형 불순물을 이온주입한 상태의 단면도이다.
이와같이 VCC 배선용 폴리실리콘층의 예정된 영역은 채널영역으로, 나머지 영역은 도전영역으로 형성하여 하부의 PPL셀 게이트 전극의 전압에 따라 VCC배선용 폴리실리콘층이 단락 또는 단선되어 저항치가 달라진다.
제4a도 내지 제4d도는 본 발명에 의해 트렌치형 PPL셀을 형성하는 공정을 도시하되, 기판(1) 상부의 PPL셀이 있는 부분만 도시한 단면도이다.
제4a도는 P형 기판(1)에 필드산화막(2), 게이트 산화막(4) 및 게이트전극(5)을 순차적으로 형성한 다음, 제1절연막(6)을 충분히 두껍게 형성한 다음, 제1절연막(6) 상부에 포토레지스트(16)를 도포하고, PPL셀의 채널영역의 예정된 영역(제2a도의 g)을 마스크 공정으로 포토레지스트(16)을 제거하고, 노출된 제1절연막(6)의 소정두께를 제어하여 트렌치(17)를 형성한 상태의 단면도이다.
제4b도는 상기 공정후 포토레지스트(16)를 제거한다음, 상기 트렌치(17)가 포함된 예정된 영역에 PPL셀(30)의 게이트 전극(7)을 형성하고, 그상부에 게이트 산화막(8)을 형성한후, 게이트 산화막(8) 상부에 VCC 배선용 폴리실리콘층(9A)을 증착하고, PPL셀(30)의 문턱전압을 조절하기 위해 경사를 갖는(Tilted)이온주입 방법으로 불순물을 주입시켜서 그로인하여, 트렌치(17) 벽면의 VCC 배선용 폴리실리콘층(9A)에도 불순물이 주입된 상태를 도시한 단면도이다.
제4c도는 상기 VCC 배선용 폴리실리콘층(9A)에 도전영역을 형성하기 위해 불순물을 이온주입하되, 기판(1)에 수직방향의 이온주입의 P형 불순물을 주입시켜 트렌치(17) 벽면의 VCC 배선용 폴리실리콘층(9A)에는 P형 불순물이 주입되지 않은 채널영역(빗금 안친부분)으로 형성하고, 트렌치(17) 벽면을 제외한 VCC 배선용 폴리실리콘층(9A)은 도전영역(빗금친 부분)으로 형성한 상태의 단면도이다.
즉, 상기한 본 발명은 채널영역을 보호하기 위한 포토레지스트층을 사용하지 않고 자기정렬된 PPL셀을 트렌치 양벽면에 형성함으로서 직렬로 연결된 두개의 PPL셀이 SRAM소자의 부하저항으로 사용되며, 본 발명에 의한 PPL셀의 동작은 종래기술과 같이 게이트 전극의 전압 High일때는 VCC 배선용 폴리실리콘층의 채널영역에서 채널이 형성안됨으로 전류가 흐르지 않고, 게이트전극의 전압이 Low일때는 채널영역에서 채널이 형성되어 전류 흐르게 된다.
본 발명에 의하면, PPL셀을 트렌치 벽면에 형성하되, 자기정렬 공방방법으로 형성함으로서 PPL셀의 면적을 감소시켜 고집적도에 기여하며, PPL셀의 특성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 기판 상부에 필드산화막이 형성되고, 예정된 영역에 n+확산영역, 게이트 산화막 및 게이트전극으로 구비되는 MOSFET가 다수개 구비되고, MOSFET 상부에 제1절연막 형성되고, 제1절연막 상부에 게이트전극, 게이트 산화막 및 VCC 배선으로 적층된 PPL(Polysilicon PMOS Load)셀이 구비되고, 상기 MOSFET 드레인과 소오스에는 예정된 비트선과 접지선이 각각 연결되어 이루어지는 PPL셀로 구성한 SRAM소자에 있어서, MOSFET 상부에 제1절연막이 충분히 두껍게 형성하고, 상기 PPL셀의 예정된 채널영역에 트렌치가 형성되고, 트렌치를 포함하는 예정된 영역에 PPL셀의 게이트전극이 형성되고, PPL셀이 게이트전극 상부에 게이트 산화막이 형성되고, 게이트 산화막 상부에 VCC 배선용 폴리실리콘층이 형성되되, 트렌치 벽면에 있는 VCC 배선용 폴리실리콘층은 P형 불순물이 주입되지 않은 채널영역으로 형성되고, 트렌치 벽면을 제외한 VCC 배선용 폴리실리콘층은 P형 불순물이 주입되어 도전영역으로 형성된 것을 특징으로 하는 PPL셀로 구성하는 SRAM소자.
- 제1항에 있어서, 상기 VCC 배선용 폴리실리콘층 전체에 문턱전압을 조절하기 위하여 불순물이 이온주입된 것을 특징으로 하는 PPL셀로 구성한 SRAM소자.
- 제1항에 있어서, 상기 트렌치 벽면에 형성되는 PPL셀은 VCC 배선용 폴리실리콘층이 길게 형성되는 방향으로 양측면의 트렌치 벽면에 형성된 2개의 PPL셀이 직렬연결된 구조인 것을 특징으로 하는 PPL셀로 구성한 SRAM소자.
- 기판상부에 필드산화막을 형성하고, 예정된 영역에 게이트 산화막, 게이트 전극 및 n+확산영역을 순차적으로 형성하여 MOSFET를 다수개 형성하고, MOSFET 상부에 제1절연막을 형성하고, 제1절연막 상부에 게이트전극, 게이트 산화막 및 VCC 배선용으로 적층되어 구성되는 PPL셀을 형성한다음, 상기 MOSFET 드레인과 소오스에 예정된 비트선과 접지선을 각각 연결하여 이루어지는 PPL셀로 구성한 SRAM소자 제조방법에 있어서, 상기 제1절연막 상부에 형성하는 PPL셀을 트렌치 구조의 PPL셀로 형성하기 위하여, 상기 제1절연막을 트렌치 깊이를 고려하여 충분히 두껍게 형성한 다음, 제1절연막 상부에 포토레지스트를 도포하는 단계와, PPL셀의 예정된 채널영역 상부의 포토레지스트를 제거하고 노출된 제1절연막을 소정두께 제거하여 트렌치를 형성하는 단계와, 남아있는 포토레지스트를 완전히 제거한다음, 상기 트렌치를 포함하는 예정된 영역에 게이트 전극을 형성하는 단계와, 게이트전극 상부에 게이트 산화막을 형성한다음, 그 상부의 예정된 부분에 VCC 배선용 폴리실리콘층을 형성하는 단계와, 상기 VCC 배선용 폴리실리콘층 전체의 PPL셀의 문턱전압을 조절하기 위해 경사를 갖는 이온주입 방법으로 불순물을 주입시키는 단계와, 기판에 수직하는 방향의 이온주입으로 P형 불순물을 VCC 배선용 폴리실리콘층에 주입시켜 트렌치 벽면의 VCC 배선용 폴리실리콘층에는 P형 불순물이 주입되지 않은 채널영역으로 형성하고, 트렌치 벽면을 제외한 부분의 VCC 배선용 폴리실리콘층은 P형 불순물이 주입된 도전영역으로 형성하는 단계를 이루어지는 것을 특징으로 하는 PPL셀로 구성한 SRAM소자 제조방법.
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| KR1019910009372A KR930011129B1 (ko) | 1991-06-07 | 1991-06-07 | Ppl셀로 구성한 sram소자 및 그 제조방법 |
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| KR930001436A KR930001436A (ko) | 1993-01-16 |
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| KR930001436A (ko) | 1993-01-16 |
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