JP3324702B2 - Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 - Google Patents
Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法Info
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- 238000000034 method Methods 0.000 title claims description 36
- 239000010410 layer Substances 0.000 claims description 251
- 239000000758 substrate Substances 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 29
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 16
- 239000011247 coating layer Substances 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 4
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 239000002210 silicon-based material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 238000001465 metallisation Methods 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241001486234 Sciota Species 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、集積回路内にコンタクトを形成す
る方法に関するものであり、さらに詳細には、MOSトラ
ンジスタのソース領域とドレイン領域にコンタクトを形
成する方法に関する。
る方法に関するものであり、さらに詳細には、MOSトラ
ンジスタのソース領域とドレイン領域にコンタクトを形
成する方法に関する。
従来の技術 従来のMOS FET装置は一般に、チャネル領域の上にゲ
ート酸化物によって隔離されて堆積されたゲート電極を
備えている。導電領域は基板内でゲート電極および対応
するチャネルのいずれかの側に形成されて、ソース領域
とドレイン領域を形成する。しかし、ソース領域とドレ
イン領域の大部分は、ソース接合部とドレイン接合部へ
の導電路として利用される。ソース領域とドレイン領域
のサイズは、設計のレイアウト、様々なコンタクトマス
クを揃えるのに必要とされるフォトリソグラフィー段
階、アラインメント公差などに依存する。
ート酸化物によって隔離されて堆積されたゲート電極を
備えている。導電領域は基板内でゲート電極および対応
するチャネルのいずれかの側に形成されて、ソース領域
とドレイン領域を形成する。しかし、ソース領域とドレ
イン領域の大部分は、ソース接合部とドレイン接合部へ
の導電路として利用される。ソース領域とドレイン領域
のサイズは、設計のレイアウト、様々なコンタクトマス
クを揃えるのに必要とされるフォトリソグラフィー段
階、アラインメント公差などに依存する。
通常は、MOSトランジスタは、まずゲート電極を形成
し、次にソース領域とドレイン領域を形成し、続いて層
間酸化物層を基板の上に堆積させることによって製造さ
れる。次にコンタクトホールが独立したマスクによって
パターニングされて層間酸化物から切り出され、下に存
在しているソース領域とドレイン領域が露出する。この
独立したマスクを用いる段階では、マスクをゲート電極
の縁部（チャネル領域の縁部でもある）に揃えるアライ
ンメント段階が必要とされる。もちろん、コンタクトの
理想的な位置がゲート電極からどれだけ離れているかを
決定する所定のアラインメント公差が存在している。例
えば、アラインメント公差が１ミクロンであれば、これ
は、コンタクトの壁が一方の側ではゲート電極の縁部か
ら１ミクロン離れた位置に配置されており、反対側では
最も近い構造の縁部から１ミクロン離れていることを意
味する。従って、ソース領域とドレイン領域は、コンタ
クトの幅に２ミクロンを加えたサイズになる。従って、
全体の幅は、アラインメント公差、導電性相互接続部の
幅、それに隣接構造からの距離の最小値によって決ま
る。この結果、表面積のかなりの部分がマスクアライン
メントに主として使用される。
し、次にソース領域とドレイン領域を形成し、続いて層
間酸化物層を基板の上に堆積させることによって製造さ
れる。次にコンタクトホールが独立したマスクによって
パターニングされて層間酸化物から切り出され、下に存
在しているソース領域とドレイン領域が露出する。この
独立したマスクを用いる段階では、マスクをゲート電極
の縁部（チャネル領域の縁部でもある）に揃えるアライ
ンメント段階が必要とされる。もちろん、コンタクトの
理想的な位置がゲート電極からどれだけ離れているかを
決定する所定のアラインメント公差が存在している。例
えば、アラインメント公差が１ミクロンであれば、これ
は、コンタクトの壁が一方の側ではゲート電極の縁部か
ら１ミクロン離れた位置に配置されており、反対側では
最も近い構造の縁部から１ミクロン離れていることを意
味する。従って、ソース領域とドレイン領域は、コンタ
クトの幅に２ミクロンを加えたサイズになる。従って、
全体の幅は、アラインメント公差、導電性相互接続部の
幅、それに隣接構造からの距離の最小値によって決ま
る。この結果、表面積のかなりの部分がマスクアライン
メントに主として使用される。
MOS装置を例えばCMOS装置のように補償構成で用いる
場合には、アラインメント公差に余分なスペースが必要
とされるために問題がさらに深刻になる。これは、CMOS
装置が等価な機能のＮチャネルまたはＰチャネルのFET
装置よりも本質的に大きくて表面積の広い基板を必要と
することに起因する。例えば、集積回路内のCMOS装置の
密度は40％にすることができるが、従来のNMOS技術を利
用して達成される密度よりは小さい。
場合には、アラインメント公差に余分なスペースが必要
とされるために問題がさらに深刻になる。これは、CMOS
装置が等価な機能のＮチャネルまたはＰチャネルのFET
装置よりも本質的に大きくて表面積の広い基板を必要と
することに起因する。例えば、集積回路内のCMOS装置の
密度は40％にすることができるが、従来のNMOS技術を利
用して達成される密度よりは小さい。
発明が解決しようとする課題 サイズにおけるこの不利な点は、CMOS装置の製造にお
いてＮチャネルまたはＰチャネルのトランジスタがＰ型
ウエルに対して適切に配置されていることを保証するた
めにアラインメントと処理に寛容度をもたせるのに必要
とされる基板の表面積に直接関係している。さらに、Ｎ
チャネルとＰチャネルのトランジスタはその下に存在す
るチャネル停止領域に固定された酸化物層を介して相互
に離す必要がある。周知のように、チャネル停止領域
は、隣接するトランジスタ同士の間に寄生チャネルが形
成されるのを防止するのに必要である。一般には、チャ
ネル停止領域は基板内に各トランジスタを取り囲んで形
成された高濃度ドーピング領域であり、基板表面の反転
閾値電圧をかなり大きくすることによって寄生チャネル
の形成を阻止する。また、短絡を避けるために、近くに
配置されているチャネル停止領域はソース領域およびド
レイン領域の伝導型とは反対の伝導型である必要があ
る。しかし、この結果として高濃度ドーピング領域が形
成され、従って逆破壊電圧の低いＰ−Ｎ接合が形成され
る。もちろん、チャネル停止領域を利用した従来の技術
を用いる場合には、寄生チャネルが形成されるのを防止
して十分な絶縁を行うために隣接したトランジスタ同士
を離すべき最小の距離が存在している。
いてＮチャネルまたはＰチャネルのトランジスタがＰ型
ウエルに対して適切に配置されていることを保証するた
めにアラインメントと処理に寛容度をもたせるのに必要
とされる基板の表面積に直接関係している。さらに、Ｎ
チャネルとＰチャネルのトランジスタはその下に存在す
るチャネル停止領域に固定された酸化物層を介して相互
に離す必要がある。周知のように、チャネル停止領域
は、隣接するトランジスタ同士の間に寄生チャネルが形
成されるのを防止するのに必要である。一般には、チャ
ネル停止領域は基板内に各トランジスタを取り囲んで形
成された高濃度ドーピング領域であり、基板表面の反転
閾値電圧をかなり大きくすることによって寄生チャネル
の形成を阻止する。また、短絡を避けるために、近くに
配置されているチャネル停止領域はソース領域およびド
レイン領域の伝導型とは反対の伝導型である必要があ
る。しかし、この結果として高濃度ドーピング領域が形
成され、従って逆破壊電圧の低いＰ−Ｎ接合が形成され
る。もちろん、チャネル停止領域を利用した従来の技術
を用いる場合には、寄生チャネルが形成されるのを防止
して十分な絶縁を行うために隣接したトランジスタ同士
を離すべき最小の距離が存在している。
課題を解決するための手段 ここに開示して権利を請求した本発明は、基板上で上
方の第２の構造レベルから下方の第１の構造レベルまで
延びるセルフアラインメント状態のコンタクトを形成す
る方法を含んでいる。この方法は、まず最初に、第１の
構造レベルの位置に導電材料からなる倣い層を形成し、
次に、この導電材料層の表面に絶縁材料からなる被覆層
を形成する操作を含んでいる。次に、導電材料層と絶縁
材料層をまとめてパターニングしエッチングして表面に
は絶縁層が保護層を形成している導電構造を画成する。
この導電構造は、少なくとも１つのほぼ鉛直な表面を有
する。次に、側壁絶縁層をこの導電構造のほぼ鉛直な表
面の上に所定の厚さに形成する。この側壁絶縁層の外面
がコンタクトホールまたはビアホールを形成する。次に
第２の導電材料層を第２の構造レベルに形成して、絶縁
材料からなる上記保護層によって第１の導電材料層から
隔離する。次に、この第２の導電材料層をパターニング
しエッチングして第２のレベルに導電パターンを画成す
る。
方の第２の構造レベルから下方の第１の構造レベルまで
延びるセルフアラインメント状態のコンタクトを形成す
る方法を含んでいる。この方法は、まず最初に、第１の
構造レベルの位置に導電材料からなる倣い層を形成し、
次に、この導電材料層の表面に絶縁材料からなる被覆層
を形成する操作を含んでいる。次に、導電材料層と絶縁
材料層をまとめてパターニングしエッチングして表面に
は絶縁層が保護層を形成している導電構造を画成する。
この導電構造は、少なくとも１つのほぼ鉛直な表面を有
する。次に、側壁絶縁層をこの導電構造のほぼ鉛直な表
面の上に所定の厚さに形成する。この側壁絶縁層の外面
がコンタクトホールまたはビアホールを形成する。次に
第２の導電材料層を第２の構造レベルに形成して、絶縁
材料からなる上記保護層によって第１の導電材料層から
隔離する。次に、この第２の導電材料層をパターニング
しエッチングして第２のレベルに導電パターンを画成す
る。
本発明の別の実施例によると、第１の構造レベルは、
厚い絶縁材料層で囲まれた少なくとも１つの活性領域を
備えている。導電構造は、ゲート絶縁材料層によって活
性領域の表面から隔離されたトランジスタのゲートを備
えている。ゲート電極はほぼ鉛直な２つの表面を備えて
おり、それぞれの表面には側壁絶縁材料層が堆積されて
いる。伝導型が基板とは反対の少量の不純物が、側壁絶
縁層を形成する前に基板の表面に注入される。側壁絶縁
層を形成した後、伝導型が基板とは反対の不純物を基板
に大量に注入して、トランジスタの高濃度にドーピング
されたソース／ドレイン領域を形成する。次に、第２の
導電材料層を堆積してパターニングし、トランジスタの
ソース／ドレインを形成する。
厚い絶縁材料層で囲まれた少なくとも１つの活性領域を
備えている。導電構造は、ゲート絶縁材料層によって活
性領域の表面から隔離されたトランジスタのゲートを備
えている。ゲート電極はほぼ鉛直な２つの表面を備えて
おり、それぞれの表面には側壁絶縁材料層が堆積されて
いる。伝導型が基板とは反対の少量の不純物が、側壁絶
縁層を形成する前に基板の表面に注入される。側壁絶縁
層を形成した後、伝導型が基板とは反対の不純物を基板
に大量に注入して、トランジスタの高濃度にドーピング
されたソース／ドレイン領域を形成する。次に、第２の
導電材料層を堆積してパターニングし、トランジスタの
ソース／ドレインを形成する。
本発明のさらに別の実施例によると、厚い絶縁層と活
性領域は、まず最初に厚いフィールド酸化層を基板上に
形成し、次にこのフィールド酸化層をパターニングして
活性領域を形成することにより形成される。厚い酸化物
層をエッチングして活性領域を形成するにあたっては、
活性領域がこの厚い酸化物層との境界に絶縁材料からな
るほぼ鉛直な表面を備えているようにする。このほぼ鉛
直な表面は、ゲート電極のほぼ鉛直な表面が側壁絶縁層
で被覆されるのと同時に側壁絶縁層で覆われる。従っ
て、不純物をわずかにドーピングは側壁絶縁層の下に拡
がっているのに対し、高濃度ドーピングした領域領域は
厚い酸化物層のほぼ鉛直な表面からは離されている。
性領域は、まず最初に厚いフィールド酸化層を基板上に
形成し、次にこのフィールド酸化層をパターニングして
活性領域を形成することにより形成される。厚い酸化物
層をエッチングして活性領域を形成するにあたっては、
活性領域がこの厚い酸化物層との境界に絶縁材料からな
るほぼ鉛直な表面を備えているようにする。このほぼ鉛
直な表面は、ゲート電極のほぼ鉛直な表面が側壁絶縁層
で被覆されるのと同時に側壁絶縁層で覆われる。従っ
て、不純物をわずかにドーピングは側壁絶縁層の下に拡
がっているのに対し、高濃度ドーピングした領域領域は
厚い酸化物層のほぼ鉛直な表面からは離されている。
本発明のさらに別の実施例によると、絶縁材料からな
る被覆層をパターニングし、第１の導電材料層までエッ
チングしてこの導電材料層の所定の位置を露出させる。
この操作の後には、第２の導電材料層を独立なコンタク
トホールパターンなしに第１の導電材料層と接触させる
ことができる。
る被覆層をパターニングし、第１の導電材料層までエッ
チングしてこの導電材料層の所定の位置を露出させる。
この操作の後には、第２の導電材料層を独立なコンタク
トホールパターンなしに第１の導電材料層と接触させる
ことができる。
本発明とその利点をさらに完全に理解するため、添付
の図面を参照して以下に説明する。
の図面を参照して以下に説明する。
実施例 まず第１図を参照する。シリコン基板10をCMOSプロセ
スに使用するのに準備することが好ましい。この基板10
にはＮ型ウエル領域とＰ型ウエル領域が規定されてい
る。Ｐ型ウエル領域の全体を参照番号12で表し、Ｎ型ウ
エル領域の全体を参照番号14で表す。この操作の後、保
護用窒化物被覆層（図示せず）を用いて基板のＰ型ウエ
ル領域12を被覆し、次にＮ型不純物をＮ型ウエル領域14
に注入する。次に、この基板に水蒸気酸化プロセスを施
し、Ｎ型ウエル領域14の上に厚い酸化物層16を成長させ
る。次に、上記の窒化物被覆層（図示せず）を除去し、
Ｐ型不純物をＰ型ウエル領域12に注入する。Ｐ型ウエル
領域に不純物を注入するエネルギは酸化物層16を貫通す
るには不十分である。
スに使用するのに準備することが好ましい。この基板10
にはＮ型ウエル領域とＰ型ウエル領域が規定されてい
る。Ｐ型ウエル領域の全体を参照番号12で表し、Ｎ型ウ
エル領域の全体を参照番号14で表す。この操作の後、保
護用窒化物被覆層（図示せず）を用いて基板のＰ型ウエ
ル領域12を被覆し、次にＮ型不純物をＮ型ウエル領域14
に注入する。次に、この基板に水蒸気酸化プロセスを施
し、Ｎ型ウエル領域14の上に厚い酸化物層16を成長させ
る。次に、上記の窒化物被覆層（図示せず）を除去し、
Ｐ型不純物をＰ型ウエル領域12に注入する。Ｐ型ウエル
領域に不純物を注入するエネルギは酸化物層16を貫通す
るには不十分である。
次に第２図を参照する。Ｐ型ウエル領域12とＮ型ウエ
ル領域14に不純物の注入を行った後、注入された不純物
を基板10内に拡散させてＰ型ウエル18とＮ型ウエル20を
形成する。次に酸化物層16を除去する。
ル領域14に不純物の注入を行った後、注入された不純物
を基板10内に拡散させてＰ型ウエル18とＮ型ウエル20を
形成する。次に酸化物層16を除去する。
次に第３図を参照する。Ｐ型ウエル18とＮ型ウエル20
を形成した後、基板に水蒸気酸化プロセスを施し、この
基板10全体の上に厚い酸化物層22を約5,000Åの厚さに
成長させる。フォトレジスト層24を基板上に堆積させて
パターニングし、Ｐ型ウエル18の上の活性領域26とＮ型
ウエル20の上の活性領域28を形成する。
を形成した後、基板に水蒸気酸化プロセスを施し、この
基板10全体の上に厚い酸化物層22を約5,000Åの厚さに
成長させる。フォトレジスト層24を基板上に堆積させて
パターニングし、Ｐ型ウエル18の上の活性領域26とＮ型
ウエル20の上の活性領域28を形成する。
次に第４図を参照する。パターニングした後、基板10
にプラズマエッチングを施して、活性領域26および28内
の酸化物層22を除去して基板表面を露出させ、この活性
領域の境界がほぼ鉛直な壁となるようにする。次に薄い
ゲート酸化物層を基板上にほぼ200Åの厚さに堆積また
は成長させて、活性領域26内のゲート酸化物層30と活性
領域28内のゲート酸化物層32を形成する。次に、Ｎ型ウ
エル領域14をマスク（図示せず）してＰ型ウエル領域18
が開放された状態に残し、次に、Ｎチャネルトランジス
タの閾値電圧を調整して、活性領域26に注入された不純
物がこの領域内に形成された活性素子の閾値を調節する
ようにする。
にプラズマエッチングを施して、活性領域26および28内
の酸化物層22を除去して基板表面を露出させ、この活性
領域の境界がほぼ鉛直な壁となるようにする。次に薄い
ゲート酸化物層を基板上にほぼ200Åの厚さに堆積また
は成長させて、活性領域26内のゲート酸化物層30と活性
領域28内のゲート酸化物層32を形成する。次に、Ｎ型ウ
エル領域14をマスク（図示せず）してＰ型ウエル領域18
が開放された状態に残し、次に、Ｎチャネルトランジス
タの閾値電圧を調整して、活性領域26に注入された不純
物がこの領域内に形成された活性素子の閾値を調節する
ようにする。
次に第５図を参照する。Ｐ型ウエル領域18の閾値を調
節した後、多結晶シリコン層34を基板の上に堆積させ
て、ほぼ4,000Åの厚さの倣い層を形成する。次にこの
多結晶シリコン層34にＮ型不純物をドーピングしてこの
層のコンダクタンスを大きくする。次に酸化物層36を多
結晶シリコン層34の上に約2,000Åの厚さに堆積させ
る。以下に説明する理由により、酸化物層36の上面をパ
ターニングして開口部38を設け、下方の多結晶シリコン
層34を厚い酸化物層22の上に堆積されている領域で露出
させる。しかし、開口部38は、以下に説明するように活
性領域26または28の上に配置することもできる。
節した後、多結晶シリコン層34を基板の上に堆積させ
て、ほぼ4,000Åの厚さの倣い層を形成する。次にこの
多結晶シリコン層34にＮ型不純物をドーピングしてこの
層のコンダクタンスを大きくする。次に酸化物層36を多
結晶シリコン層34の上に約2,000Åの厚さに堆積させ
る。以下に説明する理由により、酸化物層36の上面をパ
ターニングして開口部38を設け、下方の多結晶シリコン
層34を厚い酸化物層22の上に堆積されている領域で露出
させる。しかし、開口部38は、以下に説明するように活
性領域26または28の上に配置することもできる。
次に第６図を参照する。活性領域26と28のそれぞれに
トランジスタを形成するのに必要とされる追加段階を、
Ｎ型ウエル20の活性領域28内にトランジスタを形成する
場合についてのみ説明する。わかりやすくするため、第
３図〜第５図には図示されていない別の活性領域40がＮ
型ウエル20に示されている。多結晶シリコン層34を形成
し、その上に保護用酸化物層36を堆積させた後、ゲート
電極をパターニングし、ゲート電極42を活性領域28に形
成し、ゲート電極44を活性領域40に形成する。ゲート電
極42は、ゲート酸化物層32から形成されたゲート酸化物
層46と、多結晶シリコン層34から形成されたドーピング
多結晶シリコン層48と、酸化物層36から形成された保護
用酸化物層50からなる被覆層とで構成されている。同様
に、ゲート電極44は、ゲート酸化物層52と、多結晶シリ
コン層54と、保護用酸化物層56とで構成されている。
トランジスタを形成するのに必要とされる追加段階を、
Ｎ型ウエル20の活性領域28内にトランジスタを形成する
場合についてのみ説明する。わかりやすくするため、第
３図〜第５図には図示されていない別の活性領域40がＮ
型ウエル20に示されている。多結晶シリコン層34を形成
し、その上に保護用酸化物層36を堆積させた後、ゲート
電極をパターニングし、ゲート電極42を活性領域28に形
成し、ゲート電極44を活性領域40に形成する。ゲート電
極42は、ゲート酸化物層32から形成されたゲート酸化物
層46と、多結晶シリコン層34から形成されたドーピング
多結晶シリコン層48と、酸化物層36から形成された保護
用酸化物層50からなる被覆層とで構成されている。同様
に、ゲート電極44は、ゲート酸化物層52と、多結晶シリ
コン層54と、保護用酸化物層56とで構成されている。
サイズの観点からすると、ゲート電極42と44は幅がそ
れぞれ約0.8ミクロンであり、チャネル長の0.8ミクロン
に対応している。ソース領域とドレイン領域はチャネル
のいずれかの側に形成されており、幅が約1.0ミクロン
である。すなわち、ゲート電極の縁部と酸化物層22の縁
部の距離は約1.0ミクロンであり、この領域をコンタク
ト用に利用することができる。以下に説明するように、
本発明の方法を用いると、酸化物層22のうちの２つの活
性領域28と40を隔離する部分を1.0ミクロンまで狭く
し、しかも十分な絶縁がなされているようにすることが
できる。
れぞれ約0.8ミクロンであり、チャネル長の0.8ミクロン
に対応している。ソース領域とドレイン領域はチャネル
のいずれかの側に形成されており、幅が約1.0ミクロン
である。すなわち、ゲート電極の縁部と酸化物層22の縁
部の距離は約1.0ミクロンであり、この領域をコンタク
ト用に利用することができる。以下に説明するように、
本発明の方法を用いると、酸化物層22のうちの２つの活
性領域28と40を隔離する部分を1.0ミクロンまで狭く
し、しかも十分な絶縁がなされているようにすることが
できる。
ゲート電極42と44を形成した後、少量のＰ型不純物を
ゲート電極42と44のいずれかの側で基板の露出領域に注
入する。好ましい実施例ではＰ型不純物はホウ素であ
り、約１×1013イオン/cm2のドーズ量が注入される。ア
ニールを行うと、厚さが約0.15ミクロンのイオン注入層
が形成される。このイオン注入段階の間、基板10のＰ型
ウエル18が形成されている部分はマスクし、次のＮ型不
純物注入段階において、基板内に形成されるトランジス
タのわずかにドープされたソース領域とドレイン領域を
で形成する。この結果、ソース／ドレイン領域58、60が
活性領域28においてゲート電極42のいずれかの側に形成
され、ソース／ドレイン領域62が活性領域40に形成され
る。これ以外のソース／ドレイン領域は図示されていな
い。
ゲート電極42と44のいずれかの側で基板の露出領域に注
入する。好ましい実施例ではＰ型不純物はホウ素であ
り、約１×1013イオン/cm2のドーズ量が注入される。ア
ニールを行うと、厚さが約0.15ミクロンのイオン注入層
が形成される。このイオン注入段階の間、基板10のＰ型
ウエル18が形成されている部分はマスクし、次のＮ型不
純物注入段階において、基板内に形成されるトランジス
タのわずかにドープされたソース領域とドレイン領域を
で形成する。この結果、ソース／ドレイン領域58、60が
活性領域28においてゲート電極42のいずれかの側に形成
され、ソース／ドレイン領域62が活性領域40に形成され
る。これ以外のソース／ドレイン領域は図示されていな
い。
次に第７図を参照する。ソース／ドレイン領域58、6
0、62を形成した後、同形酸化物層64を基板上に約3,000
Åの厚さに堆積させる。ゲート電極42の多結晶シリコン
部分48とゲート電極44の多結晶シリコン部分54の上の酸
化物の厚さは、第５図に示した酸化物層36から形成され
た酸化物層50、56のために今や約5,000Åであることに
注意することが重要である。
0、62を形成した後、同形酸化物層64を基板上に約3,000
Åの厚さに堆積させる。ゲート電極42の多結晶シリコン
部分48とゲート電極44の多結晶シリコン部分54の上の酸
化物の厚さは、第５図に示した酸化物層36から形成され
た酸化物層50、56のために今や約5,000Åであることに
注意することが重要である。
次に第８図を参照する。基板上に酸化物層64を形成し
た後、この基板10上の構造の表面に異方性エッチングを
施す。わかりやすくするため、活性領域28とその中に形
成されたトランジスタのみについて説明する。異方性エ
ッチングはほぼ一方向性であり、残っているほぼ鉛直な
任意の表面が主として酸化物に垂直な方向にエッチング
される。この結果、側壁酸化物が全鉛直表面に約3,000
Åの厚さに堆積する。上で説明したように、基板の上に
は酸化物がほんの3,000Åしか堆積されていないため、
酸化物を3,000Å除去するのに十分な期間だけ表面をエ
ッチングすればよい。このようにすると、保護用酸化物
被覆層50の少なくとも一部をゲート電極42の多結晶シリ
コン層48の上に残すことができる。この結果、側壁酸化
物層66が厚い酸化物層22のソース／ドレイン領域58に隣
接する部分の鉛直表面に形成され、側壁酸化物層68がソ
ース／ドレイン領域58に隣接するゲート電極42の鉛直表
面に堆積され、側壁酸化物層70がソース／ドレイン領域
60に隣接する厚い酸化物層22の鉛直表面に堆積され、側
壁酸化物層72がソース／ドレイン領域60に隣接するゲー
ト電極42の鉛直表面に堆積される。ソース／ドレイン領
域58と60のそれぞれは最初は幅が約1.0ミクロンであっ
たため、各側壁酸化物層66、68、72、70の外面の間の距
離はほぼ0.25ミクロンである。この結果、コンタクト用
開口部74がソース／ドレイン領域58の上に形成され、コ
ンタクト用開口部76がソース／ドレイン領域60の上に形
成される。開口部74、76のサイズはほぼ0.5ミクロンで
ある。
た後、この基板10上の構造の表面に異方性エッチングを
施す。わかりやすくするため、活性領域28とその中に形
成されたトランジスタのみについて説明する。異方性エ
ッチングはほぼ一方向性であり、残っているほぼ鉛直な
任意の表面が主として酸化物に垂直な方向にエッチング
される。この結果、側壁酸化物が全鉛直表面に約3,000
Åの厚さに堆積する。上で説明したように、基板の上に
は酸化物がほんの3,000Åしか堆積されていないため、
酸化物を3,000Å除去するのに十分な期間だけ表面をエ
ッチングすればよい。このようにすると、保護用酸化物
被覆層50の少なくとも一部をゲート電極42の多結晶シリ
コン層48の上に残すことができる。この結果、側壁酸化
物層66が厚い酸化物層22のソース／ドレイン領域58に隣
接する部分の鉛直表面に形成され、側壁酸化物層68がソ
ース／ドレイン領域58に隣接するゲート電極42の鉛直表
面に堆積され、側壁酸化物層70がソース／ドレイン領域
60に隣接する厚い酸化物層22の鉛直表面に堆積され、側
壁酸化物層72がソース／ドレイン領域60に隣接するゲー
ト電極42の鉛直表面に堆積される。ソース／ドレイン領
域58と60のそれぞれは最初は幅が約1.0ミクロンであっ
たため、各側壁酸化物層66、68、72、70の外面の間の距
離はほぼ0.25ミクロンである。この結果、コンタクト用
開口部74がソース／ドレイン領域58の上に形成され、コ
ンタクト用開口部76がソース／ドレイン領域60の上に形
成される。開口部74、76のサイズはほぼ0.5ミクロンで
ある。
コンタクト用開口部74、76をソース／ドレイン領域5
8、60の上にそれぞれ形成した後、大量のＰ型不純物を
これら開口部74、76から注入する。ドーズ量約２×1015
イオン/cm2でホウ素不純物が高濃度ドーピングソース／
ドレイン領域75と77を形成するのに十分なエネルギで注
入される。次のアニール駆動段階を経ると厚さが約0.3
ミクロンのソース／ドレイン領域75、77が形成される。
駆動段階の間、高濃度に注入された不純物は横方向に幾
分運動することに注意されたい。この結果、高濃度に不
純物が注入されるとソース／ドレイン領域の両側に拡散
低濃度不純物が存在する状態になる。ソース／ドレイン
領域58は、高濃度ドーピング領域75をゲート電極42の下
に位置するチャネル領域に接続する拡散低濃度ドーピン
グ領域78を有すると同時に、高濃度ドーピング領域75の
反対側に形成されていてこの高濃度ドーピング領域75を
厚い酸化物層22の縁部に接続する低濃度ドーピング領域
80を有する。同様に、ソース／ドレイン領域60は、高濃
度ドーピング領域77とゲート電極42の下に位置するチャ
ネル領域の縁部の間に配置された拡散低濃度ドーピング
領域82を有すると同時に、高濃度ドーピング領域77を厚
い酸化物層22の縁部に接続する拡散ドーピング領域84を
有する。以下に説明するように、拡散ドーピング領域80
と84は、隣接して配置されるトランジスタを絶縁するの
に有効である。低濃度ドーピング領域78と82は、低濃度
ドーピングドレイン（LDD）トランジスタを形成するの
に役立つ。
8、60の上にそれぞれ形成した後、大量のＰ型不純物を
これら開口部74、76から注入する。ドーズ量約２×1015
イオン/cm2でホウ素不純物が高濃度ドーピングソース／
ドレイン領域75と77を形成するのに十分なエネルギで注
入される。次のアニール駆動段階を経ると厚さが約0.3
ミクロンのソース／ドレイン領域75、77が形成される。
駆動段階の間、高濃度に注入された不純物は横方向に幾
分運動することに注意されたい。この結果、高濃度に不
純物が注入されるとソース／ドレイン領域の両側に拡散
低濃度不純物が存在する状態になる。ソース／ドレイン
領域58は、高濃度ドーピング領域75をゲート電極42の下
に位置するチャネル領域に接続する拡散低濃度ドーピン
グ領域78を有すると同時に、高濃度ドーピング領域75の
反対側に形成されていてこの高濃度ドーピング領域75を
厚い酸化物層22の縁部に接続する低濃度ドーピング領域
80を有する。同様に、ソース／ドレイン領域60は、高濃
度ドーピング領域77とゲート電極42の下に位置するチャ
ネル領域の縁部の間に配置された拡散低濃度ドーピング
領域82を有すると同時に、高濃度ドーピング領域77を厚
い酸化物層22の縁部に接続する拡散ドーピング領域84を
有する。以下に説明するように、拡散ドーピング領域80
と84は、隣接して配置されるトランジスタを絶縁するの
に有効である。低濃度ドーピング領域78と82は、低濃度
ドーピングドレイン（LDD）トランジスタを形成するの
に役立つ。
次に第９図を参照する。第５図に示した活性領域28と
酸化物層36中の開口部38とが詳細に図示されている。ゲ
ート電極42と44を形成するために多結晶シリコン層34を
パターニングする間に、この多結晶シリコン層34からは
基板上の他の構造との相互接続用に利用される部分86も
形成されることがわかる。開口部38はこの部分86の上に
形成される。部分86は、縁部87が露出するよう開口部38
の中に形成されることに注意されたい。先に説明した処
理操作に従うと、酸化物層36の開口部38の内側の部分
は、分離の目的の多結晶シリコン層34の部分86の縁部87
の上に形成された側壁酸化物層88に加えて、鉛直表面に
形成された側壁酸化物層を備えている。
酸化物層36中の開口部38とが詳細に図示されている。ゲ
ート電極42と44を形成するために多結晶シリコン層34を
パターニングする間に、この多結晶シリコン層34からは
基板上の他の構造との相互接続用に利用される部分86も
形成されることがわかる。開口部38はこの部分86の上に
形成される。部分86は、縁部87が露出するよう開口部38
の中に形成されることに注意されたい。先に説明した処
理操作に従うと、酸化物層36の開口部38の内側の部分
は、分離の目的の多結晶シリコン層34の部分86の縁部87
の上に形成された側壁酸化物層88に加えて、鉛直表面に
形成された側壁酸化物層を備えている。
ソース／ドレイン領域58と60に不純物注入を行い、次
にＰ型ウエル18内のソース／ドレイン領域（図示せず）
に不純物注入を行った後、シリサイドからなる第２の導
電層90を基板上に堆積させて厚さが約4,000Åの倣い層
を形成する。シリサイド層90は従来法で堆積させること
ができ、タンタルシリサイドなどのシリサイドを堆積さ
せるか、あるいはチタンなどの耐火性金属を堆積させた
後にシリサイドであるTiSi2を形成する。シリサイドか
らなる第２の導電層90は基板とコンタクト用開口部74、
76の中で接触し、多結晶シリコン層34の表面とは部分86
で開口部38を通じて接触する。従って、側壁酸化物層を
使用することによって形成されたコンタクト用開口部は
一段階で形成されて、シリコン表面と第１の多結晶シリ
コン層の選択された表面の両方を露出させる。ゲート電
極42の上の酸化物層50を形成する酸化物層36は、第１の
多結晶シリコン層34の上面を選択的に絶縁するという重
要な機能を有する。一方、側壁酸化物層が鉛直表面を絶
縁する。従って、コンタクトホールを設けるために追加
パターニング操作も、それに関係するアラインメント操
作も必要とされないセルフアラインメント操作が提供さ
れる。これが本発明の重要なポイントである。
にＰ型ウエル18内のソース／ドレイン領域（図示せず）
に不純物注入を行った後、シリサイドからなる第２の導
電層90を基板上に堆積させて厚さが約4,000Åの倣い層
を形成する。シリサイド層90は従来法で堆積させること
ができ、タンタルシリサイドなどのシリサイドを堆積さ
せるか、あるいはチタンなどの耐火性金属を堆積させた
後にシリサイドであるTiSi2を形成する。シリサイドか
らなる第２の導電層90は基板とコンタクト用開口部74、
76の中で接触し、多結晶シリコン層34の表面とは部分86
で開口部38を通じて接触する。従って、側壁酸化物層を
使用することによって形成されたコンタクト用開口部は
一段階で形成されて、シリコン表面と第１の多結晶シリ
コン層の選択された表面の両方を露出させる。ゲート電
極42の上の酸化物層50を形成する酸化物層36は、第１の
多結晶シリコン層34の上面を選択的に絶縁するという重
要な機能を有する。一方、側壁酸化物層が鉛直表面を絶
縁する。従って、コンタクトホールを設けるために追加
パターニング操作も、それに関係するアラインメント操
作も必要とされないセルフアラインメント操作が提供さ
れる。これが本発明の重要なポイントである。
アラインメントの観点からは、ゲート電極42をパター
ニングするのに使用するマスクと従来のようにして形成
されるコンタクトホールを設けるのに使用するマスク
は、一般に同じアラインメントマークに沿って並ぶ。ゲ
ート電極42が何らかの理由である一方向に揃っておら
ず、コンタクトホールがこれとは反対方向で揃っていな
い場合には、累積誤差となる。この誤差は、ゲート電極
の縁部と活性領域の縁部の間に余分にスペースを設ける
ことにより打ち消すことができる。しかし、本発明の方
法を用いると、ゲート電極42の縁部に対してセルフアラ
インメント状態となっている側壁酸化物層70と72による
スペースにはアラインメント操作が必要でなく、従って
コンタクトホールがゲート電極42の縁部からわずかな距
離離れる。
ニングするのに使用するマスクと従来のようにして形成
されるコンタクトホールを設けるのに使用するマスク
は、一般に同じアラインメントマークに沿って並ぶ。ゲ
ート電極42が何らかの理由である一方向に揃っておら
ず、コンタクトホールがこれとは反対方向で揃っていな
い場合には、累積誤差となる。この誤差は、ゲート電極
の縁部と活性領域の縁部の間に余分にスペースを設ける
ことにより打ち消すことができる。しかし、本発明の方
法を用いると、ゲート電極42の縁部に対してセルフアラ
インメント状態となっている側壁酸化物層70と72による
スペースにはアラインメント操作が必要でなく、従って
コンタクトホールがゲート電極42の縁部からわずかな距
離離れる。
次に第10図を参照する。シリサイド層90を基板の上に
堆積させた後、このシリサイド層90をパターニングしエ
ッチングしてソース／ドレイン領域58の領域75に対する
コンタクト92と、ソース／ドレイン領域60の領域77に対
するコンタクト94と、第１の多結晶シリコン層34の部分
86に対するコンタクト96とを形成する。ゲート電極42を
延長して基板の上に戻し、コンタクト96が部分86と接触
するのと同様にして第２のシリサイド層90と接触するよ
うにできることを理解する必要がある。さらに、コンタ
クト96は部分86ならびに側壁酸化物層88の上に重なり合
うことに注意されたい。
堆積させた後、このシリサイド層90をパターニングしエ
ッチングしてソース／ドレイン領域58の領域75に対する
コンタクト92と、ソース／ドレイン領域60の領域77に対
するコンタクト94と、第１の多結晶シリコン層34の部分
86に対するコンタクト96とを形成する。ゲート電極42を
延長して基板の上に戻し、コンタクト96が部分86と接触
するのと同様にして第２のシリサイド層90と接触するよ
うにできることを理解する必要がある。さらに、コンタ
クト96は部分86ならびに側壁酸化物層88の上に重なり合
うことに注意されたい。
コンタクト92と94を第２レベルのシリサイド層90とソ
ース／ドレイン領域58、60の間にそれぞれ形成した後、
これらコンタクトは、所定の距離だけゲート電極42から
離され、さらに同じ所定の距離だけ厚い酸化物層22の鉛
直壁から離されることがわかる。この所定の距離は側壁
酸化物層の厚さに等しい。拡散注入不純物または少量の
ドーピング不純物は、側壁酸化物層66、68、70、72を形
成する前に基板10内に導入された。その結果、コンタク
ト92、94と高濃度ドーピングソース／ドレイン領域75と
77は、ゲート電極42ならびに厚い酸化物層22の両方から
所定の距離だけ離される。このようにすると、トランジ
スタを考えた場合に周知のLDDトランジスタの破壊電圧
が増大する。しかし、LDDトランジスタである厚いフィ
ールドトランジスタも形成できることがわかる。集積回
路で重要な１つのパラメータは、厚いフィールドトラン
ジスタの閾値電圧である。本発明の方法を用いると、コ
ンタクトと高濃度ドーピング領域が厚い酸化物層22の縁
部から所定の距離離れており、ゲート電極42のゲートの
縁部からも所定の距離離れた状態を確保したままトラン
ジスタ同士をより一層近づけることができる。例えば、
活性領域用のアラインメントマスクと側壁酸化物層の厚
さにより、コンタクト92がゲート電極42から離れる距離
が決まる。
ース／ドレイン領域58、60の間にそれぞれ形成した後、
これらコンタクトは、所定の距離だけゲート電極42から
離され、さらに同じ所定の距離だけ厚い酸化物層22の鉛
直壁から離されることがわかる。この所定の距離は側壁
酸化物層の厚さに等しい。拡散注入不純物または少量の
ドーピング不純物は、側壁酸化物層66、68、70、72を形
成する前に基板10内に導入された。その結果、コンタク
ト92、94と高濃度ドーピングソース／ドレイン領域75と
77は、ゲート電極42ならびに厚い酸化物層22の両方から
所定の距離だけ離される。このようにすると、トランジ
スタを考えた場合に周知のLDDトランジスタの破壊電圧
が増大する。しかし、LDDトランジスタである厚いフィ
ールドトランジスタも形成できることがわかる。集積回
路で重要な１つのパラメータは、厚いフィールドトラン
ジスタの閾値電圧である。本発明の方法を用いると、コ
ンタクトと高濃度ドーピング領域が厚い酸化物層22の縁
部から所定の距離離れており、ゲート電極42のゲートの
縁部からも所定の距離離れた状態を確保したままトラン
ジスタ同士をより一層近づけることができる。例えば、
活性領域用のアラインメントマスクと側壁酸化物層の厚
さにより、コンタクト92がゲート電極42から離れる距離
が決まる。
次に第11図を参照する。基板10の活性領域28に形成さ
れたトランジスタのレイアウトの平面図が示されてい
る。この図面では、既に説明した図面中と同じ部分を指
すのに同じ参照番号が用いられている。ゲート電極42が
基板上を延びて酸化物層22の上方を通過し、このゲート
電極42の一端において部分86と似た部分にコンタクトパ
ッド98を形成していることがわかる。コンタクト用開口
部100が、ゲート電極42を覆う酸化物層36を貫通するコ
ンタクトパッド98の上に形成されて、下に存在する多結
晶シリコンを露出させている。コンタクト用開口部100
は、開口部38を形成したのと同じ方法で形成される。こ
のコンタクト用開口部100のサイズは、約3,000Åの厚さ
の側壁酸化物で覆われた鉛直表面を有する初期コンタク
ト用開口部によって決まることを理解する必要がある。
れたトランジスタのレイアウトの平面図が示されてい
る。この図面では、既に説明した図面中と同じ部分を指
すのに同じ参照番号が用いられている。ゲート電極42が
基板上を延びて酸化物層22の上方を通過し、このゲート
電極42の一端において部分86と似た部分にコンタクトパ
ッド98を形成していることがわかる。コンタクト用開口
部100が、ゲート電極42を覆う酸化物層36を貫通するコ
ンタクトパッド98の上に形成されて、下に存在する多結
晶シリコンを露出させている。コンタクト用開口部100
は、開口部38を形成したのと同じ方法で形成される。こ
のコンタクト用開口部100のサイズは、約3,000Åの厚さ
の側壁酸化物で覆われた鉛直表面を有する初期コンタク
ト用開口部によって決まることを理解する必要がある。
第11図に示されているように、コンタクト領域100は
コンタクト用パッド98のサイズよりも大きく、従ってコ
ンタクト用パッドの上に重なり合う。これは、コンタク
トがコンタクト用パッドの全体のサイズよりも小さい場
合とははっきりと異なっている。これは、一般に「犬の
骨」構造と呼ばれている。本発明の方法を用いると、第
１図〜第10図のコンタクト用開口部38に対応するコンタ
クト用開口部100のサイズにより、第２レベルのシリサ
イド90の中の構造が接触することのできる実際の導電性
開口部または導電可能開口部が規定される。従って、コ
ンタクト用開口部よりも大きなコンタクト用パッドを用
意して、コンタクト用パッドが占めるはずのスペースを
小さくする必要がある。
コンタクト用パッド98のサイズよりも大きく、従ってコ
ンタクト用パッドの上に重なり合う。これは、コンタク
トがコンタクト用パッドの全体のサイズよりも小さい場
合とははっきりと異なっている。これは、一般に「犬の
骨」構造と呼ばれている。本発明の方法を用いると、第
１図〜第10図のコンタクト用開口部38に対応するコンタ
クト用開口部100のサイズにより、第２レベルのシリサ
イド90の中の構造が接触することのできる実際の導電性
開口部または導電可能開口部が規定される。従って、コ
ンタクト用開口部よりも大きなコンタクト用パッドを用
意して、コンタクト用パッドが占めるはずのスペースを
小さくする必要がある。
コンタクト用開口部74と76は点線で示されている。点
線は、ゲート電極42の縁部からの距離と厚い酸化物層22
の縁部からの距離を表している。コンタクト用開口部74
と76の縁部の位置は、ゲート電極42を形成するのに使用
されるマスクと活性領域26、28を規定する初期開口部を
形成するのに使用されるマスクの相対アラインメントの
みに依存する。しかし、ゲート電極42の縁部からコンタ
クト用開口部74、76の縁部への距離ならびに厚い酸化物
層22の縁部からコンタクト用開口部74、76の縁部への距
離はマスクとは無関係である。方向はこれらサイズに影
響を与えないため、下に存在しているシリコンへの実際
のコンタクトは、絶縁用の厚い酸化物層22またはゲート
電極42から所定の距離離れている。このことは、コンタ
クトマスクが所定のアラインメントマークと揃っている
が、アラインメントマスクが第１の多結晶層マスクまた
は活性領域を規定するマスクに対して少しでもずれてい
るとコンタクト用開口部がゲート電極42の縁部ならびに
厚い酸化物層22の縁部に対して移動する従来の方法と対
比される。
線は、ゲート電極42の縁部からの距離と厚い酸化物層22
の縁部からの距離を表している。コンタクト用開口部74
と76の縁部の位置は、ゲート電極42を形成するのに使用
されるマスクと活性領域26、28を規定する初期開口部を
形成するのに使用されるマスクの相対アラインメントの
みに依存する。しかし、ゲート電極42の縁部からコンタ
クト用開口部74、76の縁部への距離ならびに厚い酸化物
層22の縁部からコンタクト用開口部74、76の縁部への距
離はマスクとは無関係である。方向はこれらサイズに影
響を与えないため、下に存在しているシリコンへの実際
のコンタクトは、絶縁用の厚い酸化物層22またはゲート
電極42から所定の距離離れている。このことは、コンタ
クトマスクが所定のアラインメントマークと揃っている
が、アラインメントマスクが第１の多結晶層マスクまた
は活性領域を規定するマスクに対して少しでもずれてい
るとコンタクト用開口部がゲート電極42の縁部ならびに
厚い酸化物層22の縁部に対して移動する従来の方法と対
比される。
次に第12図を参照する。本発明の方法を用いて製造さ
れた６個のトランジスタ（６−Ｔ）からなるスタティッ
クメモリセルが図示されている。このスタティックメモ
リセルは、Ｐチャネルトランジスタ102とＮチャネルト
ランジスタ104を備えるCMOS対で構成されている。これ
らトランジスタのゲートは相互に接続されており、Ｐチ
ャネルトランジスタ102のドレインとＮチャネルトラン
ジスタ104のドレインは出力ノード106に接続されてい
る。Ｐチャネルトランジスタ108とＮチャネルトランジ
スタ110を備える第２のCMOS対ではゲートが相互に接続
されており、Ｐチャネルトランジスタ108のドレインと
Ｎチャネルトランジスタ110のドレインがノード112に接
続されている。第１のCMOS対のゲートはノード112に接
続され、第２のCMOS対のゲートはノード106に接続され
ている。両方のＮチャネルトランジスタ104と110のソー
スはグラウンドに接続され、両方のＰチャネルトランジ
スタ102と108のソースは電源Vccに接続されてる。トラ
ンスファー用Ｎチャネルトランジスタ114が設けられて
いてそのソースとドレインの間の経路がノード106と出
力端子の間に接続され、ゲートは通過信号に接続されて
いる。第２のトランスファー用Ｎチャネルトランジスタ
116が設けられていてそのソースとドレインの間の経路
がノード112と出力端子の間に接続され、ゲートは通過
信号に接続されている。
れた６個のトランジスタ（６−Ｔ）からなるスタティッ
クメモリセルが図示されている。このスタティックメモ
リセルは、Ｐチャネルトランジスタ102とＮチャネルト
ランジスタ104を備えるCMOS対で構成されている。これ
らトランジスタのゲートは相互に接続されており、Ｐチ
ャネルトランジスタ102のドレインとＮチャネルトラン
ジスタ104のドレインは出力ノード106に接続されてい
る。Ｐチャネルトランジスタ108とＮチャネルトランジ
スタ110を備える第２のCMOS対ではゲートが相互に接続
されており、Ｐチャネルトランジスタ108のドレインと
Ｎチャネルトランジスタ110のドレインがノード112に接
続されている。第１のCMOS対のゲートはノード112に接
続され、第２のCMOS対のゲートはノード106に接続され
ている。両方のＮチャネルトランジスタ104と110のソー
スはグラウンドに接続され、両方のＰチャネルトランジ
スタ102と108のソースは電源Vccに接続されてる。トラ
ンスファー用Ｎチャネルトランジスタ114が設けられて
いてそのソースとドレインの間の経路がノード106と出
力端子の間に接続され、ゲートは通過信号に接続されて
いる。第２のトランスファー用Ｎチャネルトランジスタ
116が設けられていてそのソースとドレインの間の経路
がノード112と出力端子の間に接続され、ゲートは通過
信号に接続されている。
次に第13図を参照する。本発明の方法を用いた第12図
の６−Ｔセルのレイアウトが図示されている。Ｐチャネ
ルトランジスタ102はソース118とドレイン120を備えて
おり、Ｐチャネルトランジスタ108はソース122とドレイ
ン124を備えている。ソース118と122は、Ｐチャネルト
ランジスタ102と108のソース／ドレインドーピング領域
を形成している間に形成された共通領域126を介して相
互に接続されている。同様に、Ｎチャネルトランジスタ
104はソース128とドレイン130を備えており、Ｎチャネ
ルトランジスタ110はソース132とドレイン134を備えて
いる。Ｎ型ウエルは縁部136によって規定される。
の６−Ｔセルのレイアウトが図示されている。Ｐチャネ
ルトランジスタ102はソース118とドレイン120を備えて
おり、Ｐチャネルトランジスタ108はソース122とドレイ
ン124を備えている。ソース118と122は、Ｐチャネルト
ランジスタ102と108のソース／ドレインドーピング領域
を形成している間に形成された共通領域126を介して相
互に接続されている。同様に、Ｎチャネルトランジスタ
104はソース128とドレイン130を備えており、Ｎチャネ
ルトランジスタ110はソース132とドレイン134を備えて
いる。Ｎ型ウエルは縁部136によって規定される。
Ｐチャネルトランジスタ108のゲートとＮチャネルト
ランジスタ110のゲートは、第１レベルの多結晶層から
形成された単一の多結晶シリコン層138により形成され
る。同様に、Ｐチャネルトランジスタ102とＮチャネル
トランジスタ104は、第１レベルの多結晶層から形成さ
れた第２の多結晶シリコン層140により形成される。多
結晶層138は、チャネル領域の上に延びてトランジスタ1
08のゲート電極を形成するとともに、トランジスタ110
内のチャネル領域の上に延びてその中にゲート電極を形
成している。相互接続部142は多結晶層138から始まり、
その端部にはコンタクト用開口部144を備えている。相
互接続部146は多結晶シリコン層140から始まり、その端
部にはコンタクト用開口部148を備えている。コンタク
ト用開口部144と148は、多結晶層138、140ならびに相互
接続部142、146を覆う保護用酸化物層内の開口部であ
る。この保護用酸化物層は、第１のレベルの多結晶層内
の全多結晶層を覆う。
ランジスタ110のゲートは、第１レベルの多結晶層から
形成された単一の多結晶シリコン層138により形成され
る。同様に、Ｐチャネルトランジスタ102とＮチャネル
トランジスタ104は、第１レベルの多結晶層から形成さ
れた第２の多結晶シリコン層140により形成される。多
結晶層138は、チャネル領域の上に延びてトランジスタ1
08のゲート電極を形成するとともに、トランジスタ110
内のチャネル領域の上に延びてその中にゲート電極を形
成している。相互接続部142は多結晶層138から始まり、
その端部にはコンタクト用開口部144を備えている。相
互接続部146は多結晶シリコン層140から始まり、その端
部にはコンタクト用開口部148を備えている。コンタク
ト用開口部144と148は、多結晶層138、140ならびに相互
接続部142、146を覆う保護用酸化物層内の開口部であ
る。この保護用酸化物層は、第１のレベルの多結晶層内
の全多結晶層を覆う。
Ｐチャネルトランジスタ102のドレインは、上記の本
発明の方法に従って形成されたセルフアラインメント状
態のコンタクト用開口部150を備えており、ドレイン124
はセルフアラインメント状態のコンタクト用開口部152
を備えている。同様に、Ｎチャネルトランジスタ104の
ドレインはセルフアラインメント状態のコンタクト用開
口部154を備えており、Ｎチャネルトランジスタ110のド
レインはセルフアラインメント状態のコンタクト用開口
部156を備えている。上記のセルフアラインメント状態
のコンタクト用開口部はゲートの縁部と厚い酸化物層の
境界縁部から離れて配置されていることがわかる。この
境界部にソース／ドレイン領域が規定されている。
発明の方法に従って形成されたセルフアラインメント状
態のコンタクト用開口部150を備えており、ドレイン124
はセルフアラインメント状態のコンタクト用開口部152
を備えている。同様に、Ｎチャネルトランジスタ104の
ドレインはセルフアラインメント状態のコンタクト用開
口部154を備えており、Ｎチャネルトランジスタ110のド
レインはセルフアラインメント状態のコンタクト用開口
部156を備えている。上記のセルフアラインメント状態
のコンタクト用開口部はゲートの縁部と厚い酸化物層の
境界縁部から離れて配置されていることがわかる。この
境界部にソース／ドレイン領域が規定されている。
ノード106、112と対向するCMOS対の間に形成された相
互接続部は、第１レベルの多結晶層の上の第２のレベル
のシリサイド層の中に形成されている。この相互接続部
は、この第１レベルの多結晶層の上の酸化物層と本発明
に従って形成された側壁酸化物層との組み合わせによっ
て第１レベルの多結晶層からは隔離されて配置されてい
る。Ｐチャネルトランジスタ108のドレインとＮチャネ
ルトランジスタ110のドレインの間のコンタクト152なら
びに156は、第２のレベルの多結晶層160によって相互に
接続されている。さらに、第２のレベルの多結晶層160
を多結晶層146と接続するために、コンタクト用開口部1
48を貫通するコンタクトが形成されている。第２のレベ
ルの第２シリサイド層162が、Ｐチャネルトランジスタ1
02のドレインのセルフアラインメント状態のコンタクト
用開口部150とＮチャネルトランジスタ104のドレインの
セルフアラインメント状態のコンタクト用開口部154の
間を接続するとともに、第１のポリレベル内の多結晶層
142との導電性接続を行うためにコンタクト用開口部144
と接続する目的で設けられている。
互接続部は、第１レベルの多結晶層の上の第２のレベル
のシリサイド層の中に形成されている。この相互接続部
は、この第１レベルの多結晶層の上の酸化物層と本発明
に従って形成された側壁酸化物層との組み合わせによっ
て第１レベルの多結晶層からは隔離されて配置されてい
る。Ｐチャネルトランジスタ108のドレインとＮチャネ
ルトランジスタ110のドレインの間のコンタクト152なら
びに156は、第２のレベルの多結晶層160によって相互に
接続されている。さらに、第２のレベルの多結晶層160
を多結晶層146と接続するために、コンタクト用開口部1
48を貫通するコンタクトが形成されている。第２のレベ
ルの第２シリサイド層162が、Ｐチャネルトランジスタ1
02のドレインのセルフアラインメント状態のコンタクト
用開口部150とＮチャネルトランジスタ104のドレインの
セルフアラインメント状態のコンタクト用開口部154の
間を接続するとともに、第１のポリレベル内の多結晶層
142との導電性接続を行うためにコンタクト用開口部144
と接続する目的で設けられている。
Ｎチャネルトランジスタ114と116は、第１のレベルの
多結晶層を形成する間に、多結晶層164と、トランジス
タ104のドレイン130に接続されたトランジスタ114のソ
ース／ドレイン経路と、トランジスタ110のドレインに
接続されたトランジスタ116のソース／ドレイン経路と
を用いて製造される。トランジスタ104と110のソース
は、別のメタライズレベル（図示せず）を介して相互に
接続されてグラウンドに接続されている。
多結晶層を形成する間に、多結晶層164と、トランジス
タ104のドレイン130に接続されたトランジスタ114のソ
ース／ドレイン経路と、トランジスタ110のドレインに
接続されたトランジスタ116のソース／ドレイン経路と
を用いて製造される。トランジスタ104と110のソース
は、別のメタライズレベル（図示せず）を介して相互に
接続されてグラウンドに接続されている。
トランジスタ114と116のソース／ドレイン経路の別の
側は相互接続用メタライズレベル（図示せず）に接続さ
れてビット線を形成している。相互接続用メタライズレ
ベルを設けるためには、第２のレベルのシリサイドから
形成されたコンタクトパッド168をコンタクト用開口部1
70の上に形成する。コンタクト用開口部170は、活性領
域の縁部の表面と、トランジスタ114と116のゲートを形
成する多結晶層164の縁部の表面とに堆積された側壁酸
化物によって形成される。コンタクトパッド168は多結
晶層164と多結晶層172の両方の上に重なり、多結晶層17
2が別の隣接した６−Ｔセルに対するアクセス用トラン
ジスタを形成する。コンタクトパッド168は導電面とな
り、この導電面にはコンタクト用開口部174を介して相
互接続用上方メタライズレベルが接続される。コンタク
ト用開口部174は、１つのコンタクト用開口部が中間レ
ベル酸化物層（図示せず）を貫通して形成されている理
想的なコンタクト用開口部である。何らかの理由でアラ
インメントがずれると、コンタクト用開口部174はコン
タクトパッド168の一方の端に向けてずれる。コンタク
トパッド168により、このコンタクトパッド168の下に位
置するトランジスタのソース／ドレイン領域の面積を広
くしなくとも、相互接続用メタライズレベルが利用する
ことのできる面積が広くなっていることがわかる。これ
は、コンタクトパッド168が多結晶層164や多結晶層172
などの第１のレベルの多結晶層の隣接層の上に重なるか
らである。
側は相互接続用メタライズレベル（図示せず）に接続さ
れてビット線を形成している。相互接続用メタライズレ
ベルを設けるためには、第２のレベルのシリサイドから
形成されたコンタクトパッド168をコンタクト用開口部1
70の上に形成する。コンタクト用開口部170は、活性領
域の縁部の表面と、トランジスタ114と116のゲートを形
成する多結晶層164の縁部の表面とに堆積された側壁酸
化物によって形成される。コンタクトパッド168は多結
晶層164と多結晶層172の両方の上に重なり、多結晶層17
2が別の隣接した６−Ｔセルに対するアクセス用トラン
ジスタを形成する。コンタクトパッド168は導電面とな
り、この導電面にはコンタクト用開口部174を介して相
互接続用上方メタライズレベルが接続される。コンタク
ト用開口部174は、１つのコンタクト用開口部が中間レ
ベル酸化物層（図示せず）を貫通して形成されている理
想的なコンタクト用開口部である。何らかの理由でアラ
インメントがずれると、コンタクト用開口部174はコン
タクトパッド168の一方の端に向けてずれる。コンタク
トパッド168により、このコンタクトパッド168の下に位
置するトランジスタのソース／ドレイン領域の面積を広
くしなくとも、相互接続用メタライズレベルが利用する
ことのできる面積が広くなっていることがわかる。これ
は、コンタクトパッド168が多結晶層164や多結晶層172
などの第１のレベルの多結晶層の隣接層の上に重なるか
らである。
トランジスタ116と、ビット線に接続するためのソー
ス／ドレインは、コンタクトパッド168と似たコンタク
トパッド176を備えている。コンタクトパッド176は中間
メタライズレベルに対してより大きな接触面積を提供
し、下に存在するソース／ドレイン内のコンタクト用開
口部178とのインターフェイスとなる。コンタクト用開
口部180は、相互接続用メタライズレベル（図示せず）
との接触用である。
ス／ドレインは、コンタクトパッド168と似たコンタク
トパッド176を備えている。コンタクトパッド176は中間
メタライズレベルに対してより大きな接触面積を提供
し、下に存在するソース／ドレイン内のコンタクト用開
口部178とのインターフェイスとなる。コンタクト用開
口部180は、相互接続用メタライズレベル（図示せず）
との接触用である。
次に第14図と第15図を参照する。それぞれの図面は部
分168の第13図の線14−14に沿った断面図と斜視図であ
り、相互接続用メタライズレベルを示している。多結晶
層164はそれぞれの側が側壁酸化物層182で規定され、多
結晶層172はそれぞれの側が側壁酸化物層184で規定され
ている。多結晶層164の上部は保護用酸化物被覆層186で
保護され、多結晶層172の上部は保護用表面酸化物層188
で保護されている。酸化物層186と188は、第４図に示し
たように、保護用酸化物層36から製造される。多結晶層
164と172を用いて形成したゲートの下に位置するチャネ
ル領域は、共通のソース／ドレインウエル190によって
分離されている。従って、開口部170のコンタクトは、
ソース／ドレインウエル190の上に重なる側壁酸化物層1
82と184の外面の間に形成される。
分168の第13図の線14−14に沿った断面図と斜視図であ
り、相互接続用メタライズレベルを示している。多結晶
層164はそれぞれの側が側壁酸化物層182で規定され、多
結晶層172はそれぞれの側が側壁酸化物層184で規定され
ている。多結晶層164の上部は保護用酸化物被覆層186で
保護され、多結晶層172の上部は保護用表面酸化物層188
で保護されている。酸化物層186と188は、第４図に示し
たように、保護用酸化物層36から製造される。多結晶層
164と172を用いて形成したゲートの下に位置するチャネ
ル領域は、共通のソース／ドレインウエル190によって
分離されている。従って、開口部170のコンタクトは、
ソース／ドレインウエル190の上に重なる側壁酸化物層1
82と184の外面の間に形成される。
コンタクト用開口部170を形成した後、第２のレベル
のシリサイドを表面に堆積させてパターニングし、コン
タクトパッド168を形成する。コンタクトパッド168はコ
ンタクト用開口部170よりも表面積がはるかに大きいこ
とがわかる。この操作の後、レベル間酸化物層192を表
面に形成して平坦にする。ビアホールの形態の開口部17
4のコンタクトがレベル間酸化物層192の間に形成され
る。次にメタライズ層194を表面にスパッタリングして
パターニングし、メタライズレベルでの相互接続部を形
成する。第２のレベルのシリサイドから形成されたコン
タクトパッド168を用いるとコンタクト用開口部174をア
ラインメント状態にする領域を広くすることができる。
このように、コンタクトパッド168は実際には第１のレ
ベルでの表面積を広くすることなく開口部170のコンタ
クトを第２のレベルで広くしているため、コンタクト用
開口部170の面積を狭くすることができる。
のシリサイドを表面に堆積させてパターニングし、コン
タクトパッド168を形成する。コンタクトパッド168はコ
ンタクト用開口部170よりも表面積がはるかに大きいこ
とがわかる。この操作の後、レベル間酸化物層192を表
面に形成して平坦にする。ビアホールの形態の開口部17
4のコンタクトがレベル間酸化物層192の間に形成され
る。次にメタライズ層194を表面にスパッタリングして
パターニングし、メタライズレベルでの相互接続部を形
成する。第２のレベルのシリサイドから形成されたコン
タクトパッド168を用いるとコンタクト用開口部174をア
ラインメント状態にする領域を広くすることができる。
このように、コンタクトパッド168は実際には第１のレ
ベルでの表面積を広くすることなく開口部170のコンタ
クトを第２のレベルで広くしているため、コンタクト用
開口部170の面積を狭くすることができる。
まとめると、導体の縁部と揃っているか、あるいは絶
縁用フィールド酸化物の鉛直表面の縁部と揃っているセ
ルフアライン状態のコンタクトを形成する方法が提供さ
れる。この方法には、まず最初に、少なくとも１つの鉛
直表面をもつ活性領域に導電構造を規定する操作が含ま
れる。次に、同型酸化物層を基板の上に堆積されてから
異方性エッチングして、鉛直表面に側壁層を形成する。
導電構造は、最初は、この導電構造の全体が保護用酸化
物に囲まれるよう、保護用表面酸化物を上に堆積させて
製造する。鉛直表面の側壁酸化物層は、コンタクト用ビ
アホールの１つの表面を形成する。この操作の後、基板
の上に導電材料層を堆積させ、この層をパターニングし
エッチングすることによってコンタクトを形成する。
縁用フィールド酸化物の鉛直表面の縁部と揃っているセ
ルフアライン状態のコンタクトを形成する方法が提供さ
れる。この方法には、まず最初に、少なくとも１つの鉛
直表面をもつ活性領域に導電構造を規定する操作が含ま
れる。次に、同型酸化物層を基板の上に堆積されてから
異方性エッチングして、鉛直表面に側壁層を形成する。
導電構造は、最初は、この導電構造の全体が保護用酸化
物に囲まれるよう、保護用表面酸化物を上に堆積させて
製造する。鉛直表面の側壁酸化物層は、コンタクト用ビ
アホールの１つの表面を形成する。この操作の後、基板
の上に導電材料層を堆積させ、この層をパターニングし
エッチングすることによってコンタクトを形成する。
好ましい実施例について詳しく説明したが、特許請求
の範囲に記載された本発明の精神ならびに範囲を逸脱す
ることなく様々な変形、置換、変更を行うことができ
る。
の範囲に記載された本発明の精神ならびに範囲を逸脱す
ることなく様々な変形、置換、変更を行うことができ
る。
第１図は、最初の基板にＮ型ウエルとＰ型ウエルを形成
するための不純物を注入した後の断面図である。 第２図は、Ｎ型ウエルとＰ型ウエルを形成するための不
純物が注入されてＮ型ウエルとＰ型ウエルが形成された
基板の断面図である。 第３図は、厚い酸化物層を第２図の基板の上に成長させ
てパターニングすることにより活性領域を形成した基板
の断面図である。 第４図は、第３図の基板の活性領域をエッチングし、Ｐ
型ウエル内の閾値電圧VTを調節した後の断面図である。 第５図は、多結晶シリコン層が第４図の基板を覆って同
形に形成され、その上に酸化物層が堆積された状態の断
面図である。 第６図は、第５図の基板をパターニングしエッチングし
てゲート電極を形成した後、ソース領域とドレイン領域
にわずかに不純物をドーピングした状態の断面図の一部
である。 第７図は、第６図の基板の表面に同形の酸化物層を堆積
させた状態の断面図である。 第８図は、第７図の基板の酸化物層を異方性エッチング
した後にソース／ドレイン領域に不純物の注入を行った
状態の断面図である。 第９図は、第８図の基板の表面にシリサイドからなる第
２の導電層を堆積させた状態の断面図である。 第10図は、第９図の基板の第２の導電層をパターニング
しエッチングした状態の断面図である。 第11図は、第10図の基板内の１つのトランジスタの平面
図である。 第12図は、６−ＴスタティックRAMメモリセルの回路図
である。 第13図は、本発明の方法を利用して製造した第12図の６
−Ｔメモリセルの平面図である。 第14図と第15図は、それぞれ、メタライズレベルと第２
の導電レベルの間の相互接続状態の断面図と斜視図であ
る。 （主な参照番号） 10……（シリコン）基板、 12……Ｐ型ウエル領域、14……Ｎ型ウエル領域、 16、22、36、50、56、64、186、188、192……酸化物
層、 18……Ｐ型ウエル、20……Ｎ型ウエル、 24……フォトレジスト層、 26、28、40……活性領域、 30、32、46、52……ゲート酸化物層、 34、48、54、138、140、160、164、172……多結晶シリ
コン層（多結晶層）、 38、74、76、100、144、148、150、152、154、156、17
0、174、178、180……開口部、 42、44……ゲート電極、 58、60、62……ソース／ドレイン領域、 66、68、70、72、88、182、184……側壁酸化物層、 75、77……高濃度ドーピングソース／ドレイン領域、 78、80、82、84……拡散低濃度ドーピング領域、 90、162……導電層（シリサイド層）、 92、94、156……コンタクト、 98、168、176……コンタクトパッド、 102、108……Ｐチャネルトランジスタ、 104、110、114、116……Ｎチャネルトランジスタ、 118、122、128、132……ソース、 120、124、130、134……ドレイン、 142、146……相互接続部、 190……ソース／ドレインウエル、 194……メタライズ層
するための不純物を注入した後の断面図である。 第２図は、Ｎ型ウエルとＰ型ウエルを形成するための不
純物が注入されてＮ型ウエルとＰ型ウエルが形成された
基板の断面図である。 第３図は、厚い酸化物層を第２図の基板の上に成長させ
てパターニングすることにより活性領域を形成した基板
の断面図である。 第４図は、第３図の基板の活性領域をエッチングし、Ｐ
型ウエル内の閾値電圧VTを調節した後の断面図である。 第５図は、多結晶シリコン層が第４図の基板を覆って同
形に形成され、その上に酸化物層が堆積された状態の断
面図である。 第６図は、第５図の基板をパターニングしエッチングし
てゲート電極を形成した後、ソース領域とドレイン領域
にわずかに不純物をドーピングした状態の断面図の一部
である。 第７図は、第６図の基板の表面に同形の酸化物層を堆積
させた状態の断面図である。 第８図は、第７図の基板の酸化物層を異方性エッチング
した後にソース／ドレイン領域に不純物の注入を行った
状態の断面図である。 第９図は、第８図の基板の表面にシリサイドからなる第
２の導電層を堆積させた状態の断面図である。 第10図は、第９図の基板の第２の導電層をパターニング
しエッチングした状態の断面図である。 第11図は、第10図の基板内の１つのトランジスタの平面
図である。 第12図は、６−ＴスタティックRAMメモリセルの回路図
である。 第13図は、本発明の方法を利用して製造した第12図の６
−Ｔメモリセルの平面図である。 第14図と第15図は、それぞれ、メタライズレベルと第２
の導電レベルの間の相互接続状態の断面図と斜視図であ
る。 （主な参照番号） 10……（シリコン）基板、 12……Ｐ型ウエル領域、14……Ｎ型ウエル領域、 16、22、36、50、56、64、186、188、192……酸化物
層、 18……Ｐ型ウエル、20……Ｎ型ウエル、 24……フォトレジスト層、 26、28、40……活性領域、 30、32、46、52……ゲート酸化物層、 34、48、54、138、140、160、164、172……多結晶シリ
コン層（多結晶層）、 38、74、76、100、144、148、150、152、154、156、17
0、174、178、180……開口部、 42、44……ゲート電極、 58、60、62……ソース／ドレイン領域、 66、68、70、72、88、182、184……側壁酸化物層、 75、77……高濃度ドーピングソース／ドレイン領域、 78、80、82、84……拡散低濃度ドーピング領域、 90、162……導電層（シリサイド層）、 92、94、156……コンタクト、 98、168、176……コンタクトパッド、 102、108……Ｐチャネルトランジスタ、 104、110、114、116……Ｎチャネルトランジスタ、 118、122、128、132……ソース、 120、124、130、134……ドレイン、 142、146……相互接続部、 190……ソース／ドレインウエル、 194……メタライズ層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (72)発明者 ユー―ピン ハン アメリカ合衆国 テキサス ダラス カ ントリー ダラス スコティア 7701 (56)参考文献 特開 昭60−194570（ＪＰ，Ａ) 特開 昭60−10678（ＪＰ，Ａ) 特開 昭61−97961（ＪＰ，Ａ) 特開 昭62−219542（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体構造において第１のレベルと当該第
１のレベルより上方の第２のレベルとにコンタクト用開
口部を形成する方法であって、 半導体基板（10）の上に厚い酸化物層（22）を形成し
て、当該厚い酸化物層（22）をパターニングして、ほぼ
鉛直な壁を有する厚い酸化物層の絶縁部分（22）を規定
し、当該絶縁部分（22）により上記半導体基板（10）上
に活性領域（28）を画定し、 当該活性領域（28）内において上記第１のレベルに相当
する上記半導体基板（10）上面上から、上記第２のレベ
ル上に相当する上記絶縁部分（22）の上面上へ延在する
導電材料の導電層（34）を形成し、 上記導電層（34）の上に絶縁材料からなる被覆層（36）
を形成して保護用絶縁層とし、 上記被覆層（36）と上記導電層（34）をパターニングし
て、上記第１のレベル上の上記導電層（34）からなると
共に少なくとも１つのほぼ鉛直な壁を有する第１の部分
（48）と、上記第２のレベル上の上記導電層（34）から
なると共に少なくとも１つのほぼ鉛直な壁（87）を有す
る第２の部分（86）とを含む導電構造を形成し、 上記第２の部分（86）を覆う上記被覆層（36）の一部を
除去し、上記第２のレベル上の上記導電層（34）からな
る上記第２の部分（86）の上面を露出させると共に少な
くとも１つの鉛直な壁を有するコンタクト用開口部（3
8）を上記被覆層（36）に形成し、 上記第１の部分（48）と上記第２の部分（86）とを含む
上記導電構造を有する上記半導体基板（10）全面を覆う
ように、当該導電構造に倣った絶縁材料からなる倣い層
（64）を形成し、 マスクせずに上記倣い層（64）をほぼ鉛直方向に異方性
エッチングして、上記第１の部分（48）のほぼ鉛直な壁
の表面上に上記倣い層からなる側壁絶縁層（68,72）を
形成し、上記第２の部分（86）のほぼ鉛直な壁の表面上
に上記倣い層からなる側壁絶縁層（88）を形成し、上記
コンタクト用開口部（38）の鉛直な壁の表面上に上記倣
い層からなる側壁絶縁層（88A）を形成すると共に、上
記コンタクト用開口部（38）において当該コンタクト用
開口部（38）の鉛直な壁から上記倣い層からなる側壁絶
縁層（88A）の厚さだけ離れて上記第２のレベル上の上
記導電層（34）からなる上記第２の部分（86）の表面部
分を露出し、且つ上記第１のレベル上の上記導電層（3
4）からなる上記第１の部分（48）の鉛直な壁から上記
倣い層からなる上記側壁絶縁層（68,72）の厚さだけ離
れて上記半導体基板（10）の表面部分（74,76）を露出
し、 その結果として、上記第１のレベル上の上記導電層（3
4）からなる上記第１の部分（48）の上に残っている上
記被覆層（36）の部分（50）と、上記第１の部分（48）
のほぼ鉛直な壁の表面上の上記側壁絶縁層（68,72）と
が、上記第１のレベル上の上記導電層（34）からなる上
記第１の部分（48）を電気的に絶縁しており、 上記第１の部分（48）のほぼ鉛直な壁の表面上の上記側
壁絶縁層（68,72）の外面は、上記半導体基板（10）の
露出した表面部分へのコンタクト用開口部（74,76）の
側壁となり、 上記第２の部分（86）の表面部分への上記コンタクト用
開口部（38）の鉛直な壁の表面上の上記側壁絶縁層（88
A）の外面が、当該コンタクト用開口部（38）内の上記
第２のレベル上の上記導電層（34）からなる上記第２の
部分（86）の表面部分へのコンタクト用開口部の側壁と
なることを特徴とする方法。 - 【請求項２】上記被覆層（36）と上記導電層（34）のパ
ターニング段階が、 上記被覆層（36）の上面にパターンを形成し、 上記被覆層（36）と上記導電層（34）を、形成された上
記パターンに従って上記半導体基板の表面までエッチン
グする操作を含むことを特徴とする請求項１に記載の方
法。 - 【請求項３】上記被覆層（36）と絶縁材料の上記倣い層
（64）が二酸化シリコンを含み、上記半導体基板（10）
はシリコンをベースとした材料を含んでいることを特徴
とする請求項１または２に記載の方法。 - 【請求項４】厚い酸化物層の上記絶縁部分（22）の上記
ほぼ鉛直な壁に、上記倣い層（64）からなる側壁絶縁層
（66,70）を形成して、上記半導体基板（10）の露出し
た表面部分への上記コンタクト用開口部（74,76）を当
該側壁絶縁層（66,70）の厚さの分だけ上記絶縁部分（2
2）の縁部から離すことを特徴とする請求項１〜３のい
ずれか１項に記載の方法。 - 【請求項５】上記第２の部分（86）の表面部分への上記
コンタクト用開口部（38）、上記半導体基板（10）の露
出した表面部分への上記コンタクト用開口部（74,7
6）、上記第１の部分（48）の鉛直な壁の表面上の上記
側壁絶縁層（68,72）、上記コンタクト用開口部（38）
の鉛直な壁の表面上の上記側壁絶縁層（88A）を形成し
た後に、上記半導体基板（10）の上に導電材料からなる
第２の倣い層（90）を形成し、上記第２の倣い層をパタ
ーニングしてそれらコンタクト用開口部（38,74,76）内
にそれぞれコンタクト（96,92,94）を形成する操作をさ
らに含むことを特徴とする請求項１〜４のいずれか１項
に記載の方法。 - 【請求項６】上記導電層（34）を形成する前に上記半導
体基板（10）上にゲート絶縁層（46）を形成する操作を
さらに含み、上記第１の部分（48）が形成されたとき
に、ソース側およびドレイン側にそれぞれほぼ鉛直な表
面を有するトランジスタのゲート電極（42）が形成さ
れ、 上記第１の部分（48）のほぼ鉛直な壁の表面上に上記側
壁絶縁層（68,72）を形成する操作が、上記ゲート電極
のソース側およびドレイン側の両方のほぼ鉛直な表面上
に上記側壁絶縁層（68,72）を形成する操作を含み、 更に、当該方法が、 上記導電層（34）をパターニングした後に、上記半導体
基板（10）とは反対の伝導型の不純物を、上記ゲート電
極（42）のいずれかの側において、上記活性領域（28）
の表面に低濃度ドーピングし（58,60）、 上記第１の部分（48）のほぼ鉛直な壁の表面上に上記側
壁絶縁層（68,72）を形成した後に、上記半導体基板（1
0）とは反対の伝導型の不純物を、上記ゲート電極（4
2）のいずれかの側において、上記活性領域（28）の表
面に、高濃度ドーピングソース／ドレイン領域（75,7
7）を形成するのに十分なドーピング量高濃度ドーピン
グする操作を含むことを特徴とする請求項１〜５のいず
れか１項に記載の方法。 - 【請求項７】不純物を低濃度ドーピングする方法と不純
物を高濃度ドーピングする方法がイオン注入技術を含む
ことを特徴とする請求項６に記載の方法。 - 【請求項８】上記導電層（34）を形成する上記段階が、
上記半導体基板（10）の露出した表面にシリサイド層を
堆積させる操作を含み、上記被覆層（36）を形成する上
記段階が、二酸化シリコン層を堆積させる操作を含み、
上記半導体基板はシリコンであることを特徴とする請求
項１〜７のいずれか１項に記載の方法。 - 【請求項９】上記導電層（34）を形成する操作の前に、 上記半導体基板（10）に、厚い酸化物層の上記絶縁部分
（22）で境界が規定された複数の活性領域（26,28）を
形成し、 上記活性領域（26,28）と上記絶縁部分（22）の上に、
絶縁材料からなるゲート絶縁層（30,32）を形成して、
上記導電層（34）が当該ゲート絶縁層（30,32）上に形
成されるようにし、 上記第１の部分（48）が形成されたときに、ほぼ鉛直な
側壁を有するゲート電極（42）が上記活性領域（28）内
に形成され、 上記第１の部分（48）のほぼ鉛直な壁の表面上に上記側
壁絶縁層（68,72）を形成する前に、上記半導体基板（1
0）の伝導型とは反対の伝導型の少量の不純物を、上記
活性領域（28）において上記ゲート電極（42）の両側に
低濃度ドーピングして、低濃度ドーピングされたソース
／ドレイン領域（58,60）を形成し、 上記第１の部分（48）のほぼ鉛直な壁の表面上に上記側
壁絶縁層（68,72）を形成した後に、上記半導体基板（1
0）の伝導型とは反対の伝導型の不純物を、上記活性領
域（28）において上記ゲート電極（42）の両側に高濃度
ドーピングして、高濃度ドーピングされたソース／ドレ
イン領域（75,77）を形成し、 上記ゲート電極（42）と、上記活性領域（28）と、上記
第１の部分（48）のほぼ鉛直な壁の表面上の上記側壁絶
縁層（68,72）と、上記絶縁部分（22）との上に導電材
料の第２の倣い層（90）を形成して、この第２の倣い層
（90）が、ほぼ上記側壁絶縁層（68,72）の厚さの分だ
け上記ゲート電極（42）から離されて上記活性領域（2
8）の表面と接触し、この第２の倣い層（90）が、上記
第２の部分（86）の表面部分への上記コンタクト用開口
部内（38）で、上記第２のレベル上の上記導電層（34）
からなる上記第２の部分（86）の表面と接するように
し、 所定のパターンに従ってこの第２の倣い層（90）をパタ
ーニングして、上記半導体基板（10）上において、上記
第２のレベルと、上記第１のレベルの高濃度ドーピング
されたソース／ドレイン領域とに達するコンタクト（9
2,94,96）を形成する操作を含み、 集積回路内にセルフアラインコンタクトを備えるMOSト
ランジスタを形成することを特徴とする請求項１に記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/172,299 US4868138A (en) | 1988-03-23 | 1988-03-23 | Method for forming a self-aligned source/drain contact for an MOS transistor |
| US172299 | 1993-12-23 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285943A Division JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210741A JPH0210741A (ja) | 1990-01-16 |
| JP3324702B2 true JP3324702B2 (ja) | 2002-09-17 |
Family
ID=22627110
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07164289A Expired - Fee Related JP3324702B2 (ja) | 1988-03-23 | 1989-03-23 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
| JP2001285943A Pending JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285943A Pending JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4868138A (ja) |
| EP (1) | EP0334761B1 (ja) |
| JP (2) | JP3324702B2 (ja) |
| KR (1) | KR960016222B1 (ja) |
| DE (1) | DE68918619T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1988
- 1988-03-23 US US07/172,299 patent/US4868138A/en not_active Expired - Lifetime
-
1989
- 1989-03-23 DE DE68918619T patent/DE68918619T2/de not_active Expired - Fee Related
- 1989-03-23 JP JP07164289A patent/JP3324702B2/ja not_active Expired - Fee Related
- 1989-03-23 EP EP89400823A patent/EP0334761B1/en not_active Expired - Lifetime
- 1989-03-23 KR KR1019890003763A patent/KR960016222B1/ko not_active IP Right Cessation
-
2001
- 2001-09-19 JP JP2001285943A patent/JP2002164356A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4868138A (en) | 1989-09-19 |
| EP0334761A1 (en) | 1989-09-27 |
| KR890015391A (ko) | 1989-10-30 |
| JP2002164356A (ja) | 2002-06-07 |
| EP0334761B1 (en) | 1994-10-05 |
| KR960016222B1 (ko) | 1996-12-07 |
| DE68918619T2 (de) | 1995-03-30 |
| JPH0210741A (ja) | 1990-01-16 |
| DE68918619D1 (de) | 1994-11-10 |
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