JPH1187663A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1187663A JPH1187663A JP9246968A JP24696897A JPH1187663A JP H1187663 A JPH1187663 A JP H1187663A JP 9246968 A JP9246968 A JP 9246968A JP 24696897 A JP24696897 A JP 24696897A JP H1187663 A JPH1187663 A JP H1187663A
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Classifications
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 シリコン基板表面に形成された半導体集積回
路装置において、素子分離絶縁膜の一部が耐酸化性を有
し、チャネル幅に対するゲート＝バーズビークをなくす
る。 【解決手段】 シリコン基板１００上に、酸化シリコン
膜１０１−窒化シリコン膜１０２−酸化シリコン膜１０
３からなる三層絶縁膜を形成し、次いで、活性領域上の
三層絶縁膜をエッチング・除去することによって、素子
分離絶縁膜１０１，１０２，１０３を形成する。半導体
集積回路装置を製造する際に必要な酸化工程において、
酸化シリコン膜を拡散する酸素ラジカルの拡散を耐酸化
性のある窒化シリコン膜によって阻止するために、酸素
ラジカルは基板まで到達せず、多結晶シリコン膜からな
るゲート電極が素子分離絶縁膜と接する面において、酸
化されることがない。
路装置において、素子分離絶縁膜の一部が耐酸化性を有
し、チャネル幅に対するゲート＝バーズビークをなくす
る。 【解決手段】 シリコン基板１００上に、酸化シリコン
膜１０１−窒化シリコン膜１０２−酸化シリコン膜１０
３からなる三層絶縁膜を形成し、次いで、活性領域上の
三層絶縁膜をエッチング・除去することによって、素子
分離絶縁膜１０１，１０２，１０３を形成する。半導体
集積回路装置を製造する際に必要な酸化工程において、
酸化シリコン膜を拡散する酸素ラジカルの拡散を耐酸化
性のある窒化シリコン膜によって阻止するために、酸素
ラジカルは基板まで到達せず、多結晶シリコン膜からな
るゲート電極が素子分離絶縁膜と接する面において、酸
化されることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に半導体記憶装置及びその製造方法に関す
る。
置に関し、特に半導体記憶装置及びその製造方法に関す
る。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭに代表される不
揮発性半導体記憶装置は近年高集積化が図られ、素子が
微細化されてきた。これらの不揮発性半導体記憶装置に
おいて、記憶素子（メモリセル）および制御回路素子を
正常に動作させるためは、これらの素子を物理的・電気
的に分離するための絶縁膜が必要となり、その形成技術
は重要である。
揮発性半導体記憶装置は近年高集積化が図られ、素子が
微細化されてきた。これらの不揮発性半導体記憶装置に
おいて、記憶素子（メモリセル）および制御回路素子を
正常に動作させるためは、これらの素子を物理的・電気
的に分離するための絶縁膜が必要となり、その形成技術
は重要である。
【０００３】素子間を分離する領域を素子分離領域、素
子分離領域に形成される絶縁膜を素子分離絶縁膜と呼ん
でいるが、半導体記憶装置における素子分離は、選択酸
化法（ＬＯＣＯＳ）によって形成されるのが一般であっ
た。すなわち、半導体基板表面上に膜厚５０ｎｍ程度の
酸化シリコン膜と膜厚１００〜４００ｎｍ程度の窒化シ
リコン膜とを順次積層し、光リソグラフィー技術とドラ
イエッチング技術とを用いて素子分離領域の窒化シリコ
ン膜を除去した後、熱酸化を行って酸化シリコン膜を成
し、これを素子分離絶縁膜とする。
子分離領域に形成される絶縁膜を素子分離絶縁膜と呼ん
でいるが、半導体記憶装置における素子分離は、選択酸
化法（ＬＯＣＯＳ）によって形成されるのが一般であっ
た。すなわち、半導体基板表面上に膜厚５０ｎｍ程度の
酸化シリコン膜と膜厚１００〜４００ｎｍ程度の窒化シ
リコン膜とを順次積層し、光リソグラフィー技術とドラ
イエッチング技術とを用いて素子分離領域の窒化シリコ
ン膜を除去した後、熱酸化を行って酸化シリコン膜を成
し、これを素子分離絶縁膜とする。
【０００４】しかしながら、ＬＯＣＯＳ法においては、
バーズビークと呼ばれる分離領域−活性領域境界におい
て分離酸化膜が活性領域に食い込む現象が生じ、素子の
微細化を阻んでいた。
バーズビークと呼ばれる分離領域−活性領域境界におい
て分離酸化膜が活性領域に食い込む現象が生じ、素子の
微細化を阻んでいた。
【０００５】近年、微細化に適した新しい素子分離法と
して、（１）シリコン基板表面に一様な膜厚の酸化シリ
コン膜を形成し、（２）光リソグラフィーおよびドライ
エッチング技術によって活性化領域の酸化シリコン膜を
パターニング・除去し、（３）パターニングされた酸化
シリコン膜の側面に酸化シリコン膜の側壁（サイドウォ
ール）を形成する方法が提案されている（例えば、ＵＳ
００５５９５９２４Ａ）。
して、（１）シリコン基板表面に一様な膜厚の酸化シリ
コン膜を形成し、（２）光リソグラフィーおよびドライ
エッチング技術によって活性化領域の酸化シリコン膜を
パターニング・除去し、（３）パターニングされた酸化
シリコン膜の側面に酸化シリコン膜の側壁（サイドウォ
ール）を形成する方法が提案されている（例えば、ＵＳ
００５５９５９２４Ａ）。
【０００６】この素子分離法の具体的な工程断面図を図
５に示す。まず、図５（ａ）に示すように、シリコン基
板５００の表面に化学気相成長法（ＣＶＤ）によって一
様な膜厚の酸化シリコン膜５０１を形成する。次いで、
図５（ｂ）に示すように、光リソグラフィー技術を用い
て素子分離領域に感光性レジスト５０２を形成する。さ
らに、図５（ｃ）に示すように、感光性レジスト５０２
をマスクにして活性領域の酸化シリコン膜５０１をドラ
イエッチング技術を用いて除去し、ほぼ垂直な壁面を形
成し、感光性レジスト５０２を剥離する。続いて、図５
（ｄ）に示すように、減圧ＣＶＤ等を用いて段差被覆性
の良好な酸化シリコン膜５０３を成長させる。最後に、
図５（ｅ）に示すように、酸化シリコン膜５０３を異方
性ドライエッチングにてエッチバックして酸化シリコン
膜側壁（サイドウォール）５０４を形成する。
５に示す。まず、図５（ａ）に示すように、シリコン基
板５００の表面に化学気相成長法（ＣＶＤ）によって一
様な膜厚の酸化シリコン膜５０１を形成する。次いで、
図５（ｂ）に示すように、光リソグラフィー技術を用い
て素子分離領域に感光性レジスト５０２を形成する。さ
らに、図５（ｃ）に示すように、感光性レジスト５０２
をマスクにして活性領域の酸化シリコン膜５０１をドラ
イエッチング技術を用いて除去し、ほぼ垂直な壁面を形
成し、感光性レジスト５０２を剥離する。続いて、図５
（ｄ）に示すように、減圧ＣＶＤ等を用いて段差被覆性
の良好な酸化シリコン膜５０３を成長させる。最後に、
図５（ｅ）に示すように、酸化シリコン膜５０３を異方
性ドライエッチングにてエッチバックして酸化シリコン
膜側壁（サイドウォール）５０４を形成する。
【０００７】なお、図６に示すように、活性領域−素子
分離領域境界部において、素子分離の酸化シリコン膜５
０１を壁面が傾斜（テーパ角θ）６０１を持つような異
方性エッチングを行うことにより、図５（ｄ）・図５
（ｅ）の工程を省略できる。
分離領域境界部において、素子分離の酸化シリコン膜５
０１を壁面が傾斜（テーパ角θ）６０１を持つような異
方性エッチングを行うことにより、図５（ｄ）・図５
（ｅ）の工程を省略できる。
【０００８】例えば、特開平４−３４０７６７号公報で
は、図５あるいは図６の製造方法を経て形成した素子分
離を用いた仮想接地線構成（Ｖｅｒｔｕａｌ Ｇｒｏｕ
ｎｄＡｒｒａｙ）のフラッシュＥＥＰＲＯＭについて記
述している。図７、図８に、このフラッシュＥＥＰＲＯ
Ｍのデバイス構造について、周辺回路領域を含めて模式
的に示した。メモリセルは埋込拡散層（ＢＮ+）をビッ
ト線としており、浮遊ゲート・制御ゲート・消去ゲート
を有する三層積層構造からなる。図７および図８におい
て、７００はＰ型の主表面を有するシリコン基板、７０
１は酸化シリコン膜からなる素子分離で図４に示したプ
ロセスによって形成した。７０２は素子分離７０１の反
転パターンである活性領域である。７０３は副ビット線
であるＢＮ+、７０４は多結晶シリコン膜からなる浮遊
ゲート、７０５はワード線である多結晶シリコン膜また
はポリサイド膜からなる制御ゲート、７０６は多結晶シ
リコン膜またはポリサイド膜からなる消去ゲートであ
る。７０７はシリコン基板５００上に形成された第１ゲ
ート絶縁膜、７０８は浮遊ゲート７０４と制御ゲート７
０５との間に形成される第２ゲート絶縁膜、７０９は浮
遊ゲート７０４と消去ゲート７０６との間に形成される
第３ゲート絶縁膜、７１０は制御ゲート７０５と消去ゲ
ート７０６とを絶縁分離する絶縁膜である。７１１は周
辺回路領域に形成されるトランジスタのゲートであり、
７１２は層間絶縁膜、７１３は金属配線でありメモリセ
ル領域では主ビット線となる。７１４はコンタクトであ
る。ここで示したフラッシュＥＥＰＲＯＭにおいては、
素子分離絶縁膜間隔によって規定される活性領域の幅が
メモリセルや周辺トランジスタのチャネル幅となってい
る。
は、図５あるいは図６の製造方法を経て形成した素子分
離を用いた仮想接地線構成（Ｖｅｒｔｕａｌ Ｇｒｏｕ
ｎｄＡｒｒａｙ）のフラッシュＥＥＰＲＯＭについて記
述している。図７、図８に、このフラッシュＥＥＰＲＯ
Ｍのデバイス構造について、周辺回路領域を含めて模式
的に示した。メモリセルは埋込拡散層（ＢＮ+）をビッ
ト線としており、浮遊ゲート・制御ゲート・消去ゲート
を有する三層積層構造からなる。図７および図８におい
て、７００はＰ型の主表面を有するシリコン基板、７０
１は酸化シリコン膜からなる素子分離で図４に示したプ
ロセスによって形成した。７０２は素子分離７０１の反
転パターンである活性領域である。７０３は副ビット線
であるＢＮ+、７０４は多結晶シリコン膜からなる浮遊
ゲート、７０５はワード線である多結晶シリコン膜また
はポリサイド膜からなる制御ゲート、７０６は多結晶シ
リコン膜またはポリサイド膜からなる消去ゲートであ
る。７０７はシリコン基板５００上に形成された第１ゲ
ート絶縁膜、７０８は浮遊ゲート７０４と制御ゲート７
０５との間に形成される第２ゲート絶縁膜、７０９は浮
遊ゲート７０４と消去ゲート７０６との間に形成される
第３ゲート絶縁膜、７１０は制御ゲート７０５と消去ゲ
ート７０６とを絶縁分離する絶縁膜である。７１１は周
辺回路領域に形成されるトランジスタのゲートであり、
７１２は層間絶縁膜、７１３は金属配線でありメモリセ
ル領域では主ビット線となる。７１４はコンタクトであ
る。ここで示したフラッシュＥＥＰＲＯＭにおいては、
素子分離絶縁膜間隔によって規定される活性領域の幅が
メモリセルや周辺トランジスタのチャネル幅となってい
る。
【０００９】図７及び図８に示した構造のメモリを製造
する場合、各ゲート電極を形成した後に多くの酸化工程
を経ることになる。例えば、浮遊ゲート電極を形成した
後には、第２ゲート酸化膜７０５、第３ゲート絶縁膜７
０９における熱酸化工程や、周辺トランジスタのソース
・ドレインへの各種イオン注入に際して、金属汚染を防
ぐ目的で行う基板表面への酸化膜形成として熱酸化を行
っている。これら酸化工程において、炉心間内で生成さ
れた酸素ラジカルは、ＣＶＤで形成された素子分離酸化
シリコン膜中を容易に拡散し、メモリセルの浮遊ゲート
電極や周辺トランジスタのゲート電極へと到達し、シリ
コン基板や電極材である多結晶シリコン膜またはポリサ
イド膜を酸化する。特に、浮遊ゲート電極またはゲート
電極の底部両端において酸化が進行し、ゲート電極の底
部両端のゲート酸化膜が厚くなり、いわゆる、ゲート＝
バーズビークと呼ばれる酸化シリコン膜の食い込み現象
が発生する。
する場合、各ゲート電極を形成した後に多くの酸化工程
を経ることになる。例えば、浮遊ゲート電極を形成した
後には、第２ゲート酸化膜７０５、第３ゲート絶縁膜７
０９における熱酸化工程や、周辺トランジスタのソース
・ドレインへの各種イオン注入に際して、金属汚染を防
ぐ目的で行う基板表面への酸化膜形成として熱酸化を行
っている。これら酸化工程において、炉心間内で生成さ
れた酸素ラジカルは、ＣＶＤで形成された素子分離酸化
シリコン膜中を容易に拡散し、メモリセルの浮遊ゲート
電極や周辺トランジスタのゲート電極へと到達し、シリ
コン基板や電極材である多結晶シリコン膜またはポリサ
イド膜を酸化する。特に、浮遊ゲート電極またはゲート
電極の底部両端において酸化が進行し、ゲート電極の底
部両端のゲート酸化膜が厚くなり、いわゆる、ゲート＝
バーズビークと呼ばれる酸化シリコン膜の食い込み現象
が発生する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来例
では、ゲート電極形成後における酸化工程によって、メ
モリセルの浮遊ゲート電極や周辺トランジスタのゲート
電極と基板とに挾まれるゲート絶縁膜の膜厚が端部にお
いて厚く酸化されてしまい、メモリセルや周辺トランジ
スタのオン電流を著しく減少させてしまうという課題が
あった。
では、ゲート電極形成後における酸化工程によって、メ
モリセルの浮遊ゲート電極や周辺トランジスタのゲート
電極と基板とに挾まれるゲート絶縁膜の膜厚が端部にお
いて厚く酸化されてしまい、メモリセルや周辺トランジ
スタのオン電流を著しく減少させてしまうという課題が
あった。
【００１１】その理由は、素子分離絶縁膜が耐酸化性の
乏しい、ＣＶＤで形成された酸化シリコン膜によって形
成されているため、浮遊ゲート電極形成後あるいはゲー
ト電極形成後における各種の酸化工程において、酸素ラ
ジカルがＣＶＤで形成された素子分離酸化シリコン膜中
を拡散し、ゲート電極−ゲート絶縁膜−半導体基板の界
面に達し、大きなゲート＝バーズビークを形成し、実効
的なチャネル幅を減少させ、ゲート絶縁膜の実効膜厚を
増加させてしまうためである。
乏しい、ＣＶＤで形成された酸化シリコン膜によって形
成されているため、浮遊ゲート電極形成後あるいはゲー
ト電極形成後における各種の酸化工程において、酸素ラ
ジカルがＣＶＤで形成された素子分離酸化シリコン膜中
を拡散し、ゲート電極−ゲート絶縁膜−半導体基板の界
面に達し、大きなゲート＝バーズビークを形成し、実効
的なチャネル幅を減少させ、ゲート絶縁膜の実効膜厚を
増加させてしまうためである。
【００１２】さらに、メモリセルの単純縮小化が困難と
なり、微細化による低コスト化が難しいという課題があ
った。
なり、微細化による低コスト化が難しいという課題があ
った。
【００１３】その理由は、ゲート＝バーズビークの存在
によって、メモリセルの実効チャネル幅が設計したチャ
ネル幅よりも小さくなってしまうためである。さらに、
ゲート＝バーズビークの大きさは製造工程に固有なもの
であるため、製造工程が変わらない限り、素子寸法が小
さくなるほど、実効チャネル幅に与える影響が大きくな
ってしまうためである。
によって、メモリセルの実効チャネル幅が設計したチャ
ネル幅よりも小さくなってしまうためである。さらに、
ゲート＝バーズビークの大きさは製造工程に固有なもの
であるため、製造工程が変わらない限り、素子寸法が小
さくなるほど、実効チャネル幅に与える影響が大きくな
ってしまうためである。
【００１４】本発明の目的は、ゲート＝バーズビークが
微小であり、したがって、メモリセルおよび周辺トラン
ジスタのオン電流が大きく、微細化に適した半導体記憶
装置及びその製造を提供することにある。
微小であり、したがって、メモリセルおよび周辺トラン
ジスタのオン電流が大きく、微細化に適した半導体記憶
装置及びその製造を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、素子間の分離
を素子分離絶縁膜によって行う半導体集積回路装置であ
って、前記素子分離絶縁膜の少なくとも一部は、耐酸化
性膜からなるものである。
め、本発明に係る半導体集積回路装置は、素子間の分離
を素子分離絶縁膜によって行う半導体集積回路装置であ
って、前記素子分離絶縁膜の少なくとも一部は、耐酸化
性膜からなるものである。
【００１６】また前記素子分離絶縁膜は、酸化シリコン
膜・窒化シリコン膜・酸化シリコン膜の積層膜からなる
ものである。
膜・窒化シリコン膜・酸化シリコン膜の積層膜からなる
ものである。
【００１７】また前記素子分離絶縁膜は、素子分離領域
に形成された酸化シリコン膜と前記酸化シリコン膜の側
壁に形成された窒化シリコン膜とからなるものである。
に形成された酸化シリコン膜と前記酸化シリコン膜の側
壁に形成された窒化シリコン膜とからなるものである。
【００１８】また本発明に係る半導体記憶装置の製造方
法は、半導体基板の表面上に酸化シリコン膜・窒化シリ
コン膜・酸化シリコン膜からなる積層膜を形成する工程
と、前記基板の素子分離領域を被覆する感光性レジスト
を形成する光リソグラフィー工程と、前記感光性レジス
トをマスクとして活性領域上の上記積層膜を除去するド
ライエッチング工程とを有するものである。
法は、半導体基板の表面上に酸化シリコン膜・窒化シリ
コン膜・酸化シリコン膜からなる積層膜を形成する工程
と、前記基板の素子分離領域を被覆する感光性レジスト
を形成する光リソグラフィー工程と、前記感光性レジス
トをマスクとして活性領域上の上記積層膜を除去するド
ライエッチング工程とを有するものである。
【００１９】また本発明に係る半導体集積回路装置の製
造方法は、半導体基板表面上に酸化シリコン膜を形成す
る工程と、前記基板の素子分離領域を被覆する感光性レ
ジストを形成する光リソグラフィー工程と、前記感光性
レジストをマスクとして活性領域上の酸化シリコン膜を
除去するドライエッチング工程と、前記ドライエッチン
グ工程を経た前記基板に窒化シリコン膜を形成するＣＶ
Ｄ工程と、前記窒化シリコン膜を異方性ドライエッチン
グによりエッチバックし、前記酸化シリコン膜の側壁に
のみ窒化シリコン膜を形成する工程とを有するものであ
る。
造方法は、半導体基板表面上に酸化シリコン膜を形成す
る工程と、前記基板の素子分離領域を被覆する感光性レ
ジストを形成する光リソグラフィー工程と、前記感光性
レジストをマスクとして活性領域上の酸化シリコン膜を
除去するドライエッチング工程と、前記ドライエッチン
グ工程を経た前記基板に窒化シリコン膜を形成するＣＶ
Ｄ工程と、前記窒化シリコン膜を異方性ドライエッチン
グによりエッチバックし、前記酸化シリコン膜の側壁に
のみ窒化シリコン膜を形成する工程とを有するものであ
る。
【００２０】素子分離絶縁膜の一部に耐酸化性絶縁膜層
が形成されている。このため、各種の熱酸化工程におい
て、酸素ラジカルは、この耐酸化性絶縁膜層にブロック
されてしまい、素子分離絶縁膜とゲート電極との境界領
域まで拡散することができず、ゲート＝バーズビークの
発生が抑制される。その結果、ゲート＝バーズビークが
起因となるチャネル幅の実効的な減少やゲート絶縁膜の
実効的な増加が発生せず、メモリセルやトランジスタの
オン電流の低下が生じない。
が形成されている。このため、各種の熱酸化工程におい
て、酸素ラジカルは、この耐酸化性絶縁膜層にブロック
されてしまい、素子分離絶縁膜とゲート電極との境界領
域まで拡散することができず、ゲート＝バーズビークの
発生が抑制される。その結果、ゲート＝バーズビークが
起因となるチャネル幅の実効的な減少やゲート絶縁膜の
実効的な増加が発生せず、メモリセルやトランジスタの
オン電流の低下が生じない。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２２】（実施形態１）図１は、本発明の実施形態
１に係る半導体記憶装置の製造方法を示す断面図であ
る。まず、図１（ａ）に示すように、シリコン基板１０
０の表面にＣＶＤまたは熱酸化にて酸化シリコン膜１０
１を形成し、続いて、ＣＶＤにより窒化シリコン膜１０
２・酸化シリコン膜１０３を順次形成する。
１に係る半導体記憶装置の製造方法を示す断面図であ
る。まず、図１（ａ）に示すように、シリコン基板１０
０の表面にＣＶＤまたは熱酸化にて酸化シリコン膜１０
１を形成し、続いて、ＣＶＤにより窒化シリコン膜１０
２・酸化シリコン膜１０３を順次形成する。
【００２３】次に、図１（ｂ）に示すように、光リソグ
ラフィー技術により感光性レジスト１０４を素子分離領
域を覆ってパターニングする。
ラフィー技術により感光性レジスト１０４を素子分離領
域を覆ってパターニングする。
【００２４】続いて、感光性レジスト１０４をマスクに
して、例えば、四フッ化炭素（ＣＦ4）と三フッ化水素
化炭素（ＣＨＦ3）との混合ガスをプラズマ化した雰囲
気に酸化シリコン膜１０１・窒化シリコン膜１０２・酸
化シリコン膜１０３を晒すことにより、除去側面が一定
の傾斜形状（テーパー）をもつように酸化シリコン膜１
０３・窒化シリコン膜１０２・酸化シリコン膜１０１を
順次エッチング除去する。さらに、感光性レジスト１０
２を剥離すると、図１（ｃ）に示すように側面にテーパ
ーを有し、酸化シリコン膜１０１・窒化シリコン膜１０
２・酸化シリコン膜１０３からなる素子分離酸化膜が得
られる。
して、例えば、四フッ化炭素（ＣＦ4）と三フッ化水素
化炭素（ＣＨＦ3）との混合ガスをプラズマ化した雰囲
気に酸化シリコン膜１０１・窒化シリコン膜１０２・酸
化シリコン膜１０３を晒すことにより、除去側面が一定
の傾斜形状（テーパー）をもつように酸化シリコン膜１
０３・窒化シリコン膜１０２・酸化シリコン膜１０１を
順次エッチング除去する。さらに、感光性レジスト１０
２を剥離すると、図１（ｃ）に示すように側面にテーパ
ーを有し、酸化シリコン膜１０１・窒化シリコン膜１０
２・酸化シリコン膜１０３からなる素子分離酸化膜が得
られる。
【００２５】図７及び図８を参照して記述したフラッシ
ュＥＥＰＲＯＭに対して、素子分離絶縁膜として、本
実施形態の酸化シリコン膜・窒化シリコン膜・酸化シリ
コン膜を用いた場合と、従来の酸化シリコン膜（単
層）を用いた場合との各々に関して、メモリセルにおけ
るゲート＝バーズビークのＳＥＭ観察スケッチの比較を
図２に示す。図２から明らかなように、図２（ａ）に示
す本実施形態の素子分離構造を用いた場合、図２（ｂ）
に示される従来の素子分離構造を用いた場合よりも、ゲ
ート＝バーズビーク２１０の発生が大幅に抑制されるこ
とがわかる。
ュＥＥＰＲＯＭに対して、素子分離絶縁膜として、本
実施形態の酸化シリコン膜・窒化シリコン膜・酸化シリ
コン膜を用いた場合と、従来の酸化シリコン膜（単
層）を用いた場合との各々に関して、メモリセルにおけ
るゲート＝バーズビークのＳＥＭ観察スケッチの比較を
図２に示す。図２から明らかなように、図２（ａ）に示
す本実施形態の素子分離構造を用いた場合、図２（ｂ）
に示される従来の素子分離構造を用いた場合よりも、ゲ
ート＝バーズビーク２１０の発生が大幅に抑制されるこ
とがわかる。
【００２６】（実施形態２）次に本発明の実施形態２に
ついて図面を参照して説明する。図３は、半導体記憶装
置の素子分離を形成する別の製造方法を示している。
ついて図面を参照して説明する。図３は、半導体記憶装
置の素子分離を形成する別の製造方法を示している。
【００２７】まず図３（ａ）に示すように、シリコン基
板１００の表面にＣＶＤにて酸化シリコン膜３０１を形
成する。
板１００の表面にＣＶＤにて酸化シリコン膜３０１を形
成する。
【００２８】続いて、図３（ｂ）に示すように、光リソ
グラフィー工程により感光性レジスト１０４をメモリセ
ル領域における素子分離領域を覆うようにパターニング
する。
グラフィー工程により感光性レジスト１０４をメモリセ
ル領域における素子分離領域を覆うようにパターニング
する。
【００２９】次いで、感光性レジスト１０４をマスクに
して、例えば、四フッ化炭素（ＣＦ4）と二フッ化二水
素化炭素（ＣＨ2Ｆ2）との混合ガスをプラズマ化した雰
囲気に酸化シリコン膜１０３を晒すことにより、除去側
面が垂直になるように酸化シリコン膜３０１をエッチン
グ除去することができる。
して、例えば、四フッ化炭素（ＣＦ4）と二フッ化二水
素化炭素（ＣＨ2Ｆ2）との混合ガスをプラズマ化した雰
囲気に酸化シリコン膜１０３を晒すことにより、除去側
面が垂直になるように酸化シリコン膜３０１をエッチン
グ除去することができる。
【００３０】さらに、感光性レジスト１０４を剥離する
と、図３（ｃ）に示すような側面が垂直な素子分離酸化
シリコン膜３０２が得られる。
と、図３（ｃ）に示すような側面が垂直な素子分離酸化
シリコン膜３０２が得られる。
【００３１】次いで、図３（ｄ）に示すように、最小素
子分離間隔の半分以下の膜厚の窒化シリコン膜３０３を
ＣＶＤにより成長させる。
子分離間隔の半分以下の膜厚の窒化シリコン膜３０３を
ＣＶＤにより成長させる。
【００３２】最後に、図３（ｅ）に示すように、窒化シ
リコン膜３０３を異方性ドライエッチングによりエッチ
バックし、酸化シリコン膜３０２の側壁に窒化シリコン
膜のサイドウォール３０４を設ける。
リコン膜３０３を異方性ドライエッチングによりエッチ
バックし、酸化シリコン膜３０２の側壁に窒化シリコン
膜のサイドウォール３０４を設ける。
【００３３】このようにして形成された素子分離絶縁膜
の側面は、耐酸化性の高い窒化シリコン膜に被覆されて
いるため、熱酸化雰囲気において酸化シリコン膜３０２
中を拡散した酸素ラジカルは、活性領域に到達すること
がなく、ゲート電極底部両端にゲート＝バーズビークが
発生する余地がない。
の側面は、耐酸化性の高い窒化シリコン膜に被覆されて
いるため、熱酸化雰囲気において酸化シリコン膜３０２
中を拡散した酸素ラジカルは、活性領域に到達すること
がなく、ゲート電極底部両端にゲート＝バーズビークが
発生する余地がない。
【００３４】図７及び図８のフラッシュＥＥＰＲＯＭの
素子分離絶縁膜として、本実施形態の窒化シリコン膜
をサイドウォールとする酸化シリコン膜を用いた場合
と、従来の酸化シリコン膜（単層）を用いた場合とに
関して、メモリセルのチャネル幅を変化させたときのオ
ン電流の測定結果を図４に示す。従来Ｂの素子分離を用
いた場合、チャネル幅が減少するに伴い、ゲート＝バー
ズビークの影響が大きく、オン電流に寄与するのがわか
る。それに対して、本実施形態Ａを適応した場合、オン
電流はチャネル幅に対して線型な関係を保っている。
素子分離絶縁膜として、本実施形態の窒化シリコン膜
をサイドウォールとする酸化シリコン膜を用いた場合
と、従来の酸化シリコン膜（単層）を用いた場合とに
関して、メモリセルのチャネル幅を変化させたときのオ
ン電流の測定結果を図４に示す。従来Ｂの素子分離を用
いた場合、チャネル幅が減少するに伴い、ゲート＝バー
ズビークの影響が大きく、オン電流に寄与するのがわか
る。それに対して、本実施形態Ａを適応した場合、オン
電流はチャネル幅に対して線型な関係を保っている。
【００３５】また、実施形態１および実施形態２におい
ては、素子分離を形成するためのドライエッチングの反
応ガスとしてＣＦ4とＣＨＦ3との混合ガスや、ＣＦ4と
ＣＨ2Ｆ2との混合ガスを使うことを例示したが、プラズ
マ化した際に酸化シリコン膜および窒化シリコン膜をエ
ッチングするあらゆるガスにおいて、酸化シリコン膜お
よび窒化シリコン膜の側壁を垂直からテーパー状になる
ようなエッチング条件を見いだすことができる。最も広
く用いられている反応ガスとしては化学式ＣＦ4，ＣＨ
Ｆ3，ＣＨ2Ｆ2，Ｃ4Ｆ8，ＣＯ，ＳＦ6，Ａｒで表わされ
る物質の組み合わせからなる混合ガスであり、いずれの
組み合わせにおいても、圧力、混合ガス流量、混合ガス
流量比、プラズマ発生電圧等のプロセスパラメータを最
適化することにより、酸化シリコン膜および窒化シリコ
ン膜を側壁が垂直ないしテーパー状になるようなエッチ
ングすることが可能である。
ては、素子分離を形成するためのドライエッチングの反
応ガスとしてＣＦ4とＣＨＦ3との混合ガスや、ＣＦ4と
ＣＨ2Ｆ2との混合ガスを使うことを例示したが、プラズ
マ化した際に酸化シリコン膜および窒化シリコン膜をエ
ッチングするあらゆるガスにおいて、酸化シリコン膜お
よび窒化シリコン膜の側壁を垂直からテーパー状になる
ようなエッチング条件を見いだすことができる。最も広
く用いられている反応ガスとしては化学式ＣＦ4，ＣＨ
Ｆ3，ＣＨ2Ｆ2，Ｃ4Ｆ8，ＣＯ，ＳＦ6，Ａｒで表わされ
る物質の組み合わせからなる混合ガスであり、いずれの
組み合わせにおいても、圧力、混合ガス流量、混合ガス
流量比、プラズマ発生電圧等のプロセスパラメータを最
適化することにより、酸化シリコン膜および窒化シリコ
ン膜を側壁が垂直ないしテーパー状になるようなエッチ
ングすることが可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、メ
モリセルおよび周辺トランジスタのオン電流を確保する
ことができる。その理由は、素子分離絶縁膜の一部に耐
酸化性のある膜が存在しているため、素子分離膜中を拡
散する酸素ラジカルは、ゲート電極−シリコン基板界面
にまで到達せず、ゲート＝バーズビークの発生が抑制さ
れるためである。
モリセルおよび周辺トランジスタのオン電流を確保する
ことができる。その理由は、素子分離絶縁膜の一部に耐
酸化性のある膜が存在しているため、素子分離膜中を拡
散する酸素ラジカルは、ゲート電極−シリコン基板界面
にまで到達せず、ゲート＝バーズビークの発生が抑制さ
れるためである。
【００３７】さらに半導体記憶装置を単純縮小（Ｓｈｒ
ｉｎｋ）して製造することが容易にできる。その理由
は、ゲート＝バーズビークの発生が抑制されるため、メ
モリセルおよび周辺トランジスタのオン電流がチャネル
幅に対して線型に変化し、半導体装置が微細化しても比
例縮小側が成立するためである。
ｉｎｋ）して製造することが容易にできる。その理由
は、ゲート＝バーズビークの発生が抑制されるため、メ
モリセルおよび周辺トランジスタのオン電流がチャネル
幅に対して線型に変化し、半導体装置が微細化しても比
例縮小側が成立するためである。
【図１】本発明の実施形態１を示す工程断面図である。
【図２】（ａ）は、本発明の半導体記憶装置を示す断面
図、（ｂ）は、従来の半導体記憶装置を示す断面図であ
る。
図、（ｂ）は、従来の半導体記憶装置を示す断面図であ
る。
【図３】本発明の実施形態２を示す工程断面図である。
【図４】本発明の半導体記憶装置と従来の半導体記憶装
置との性能を比較した実験結果を示す特性図である。
置との性能を比較した実験結果を示す特性図である。
【図５】従来例を示す工程断面図である。
【図６】従来例を示す工程断面図である。
【図７】従来の半導体記憶装置を示す平面図である。
【図８】図７のＡ−Ａ線断面図である。
１００ シリコン基板 １０１ 酸化シリコン膜 １０２ 窒化シリコン膜 １０３ 酸化シリコン膜 １０４ 感光性レジスト ２００ 酸化シリコン膜 ２０１ 浮遊ゲート ２０２ 制御ゲート ２０３ 消去ゲート ３０１ 酸化シリコン膜 ３０２ 素子分離酸化シリコン膜 ３０３ 窒化シリコン膜 ３０４ 窒化シリコン膜のサイドウォール
Claims (5)
- 【請求項１】 素子間の分離を素子分離絶縁膜によって
行う半導体集積回路装置であって、 前記素子分離絶縁膜の少なくとも一部は、耐酸化性膜か
らなるものであることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記素子分離絶縁膜は、酸化シリコン膜
・窒化シリコン膜・酸化シリコン膜の積層膜からなるも
のであることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記素子分離絶縁膜は、素子分離領域に
形成された酸化シリコン膜と前記酸化シリコン膜の側壁
に形成された窒化シリコン膜とからなるものであること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 半導体集積回路装置の製造方法であっ
て、 半導体基板の表面上に酸化シリコン膜・窒化シリコン膜
・酸化シリコン膜からなる積層膜を形成する工程と、 前記基板の素子分離領域を被覆する感光性レジストを形
成する光リソグラフィー工程と、 前記感光性レジストをマスクとして活性領域上の前記積
層膜を除去するドライエッチング工程とを有することを
特徴とする半導体記憶装置の製造方法。 - 【請求項５】 半導体集積回路装置の製造方法であっ
て、 半導体基板の表面上に酸化シリコン膜を形成する工程
と、 前記基板の素子分離領域を被覆する感光性レジストを形
成する光リソグラフィー工程と、 前記感光性レジストをマスクとして活性領域上の酸化シ
リコン膜を除去するドライエッチング工程と、 前記ドライエッチング工程を経た前記基板の窒化シリコ
ン膜を形成するＣＶＤ工程と、 前記窒化シリコン膜を異方性ドライエッチングによりエ
ッチバックし、前記酸化シリコン膜の側壁にのみ窒化シ
リコン膜を形成する工程とを有することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246968A JPH1187663A (ja) | 1997-09-11 | 1997-09-11 | 半導体集積回路装置およびその製造方法 |
| US09/150,936 US6414352B2 (en) | 1997-09-11 | 1998-09-10 | Semiconductor device having an electronically insulating layer including a nitride layer |
| EP98117154A EP0902467A1 (en) | 1997-09-11 | 1998-09-10 | Isolation for semiconductor memory cell structures and processes for making them |
| CN98119315A CN1211068A (zh) | 1997-09-11 | 1998-09-11 | 一种半导体器件及其生产方法 |
| KR1019980037477A KR100315278B1 (ko) | 1997-09-11 | 1998-09-11 | 반도체디바이스및그제조방법 |
| US10/140,989 US20020125526A1 (en) | 1997-09-11 | 2002-05-09 | Semiconductor devices and processes for making them |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246968A JPH1187663A (ja) | 1997-09-11 | 1997-09-11 | 半導体集積回路装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001311885A Division JP2002190538A (ja) | 2001-10-09 | 2001-10-09 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187663A true JPH1187663A (ja) | 1999-03-30 |
Family
ID=17156412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9246968A Pending JPH1187663A (ja) | 1997-09-11 | 1997-09-11 | 半導体集積回路装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6414352B2 (ja) |
| EP (1) | EP0902467A1 (ja) |
| JP (1) | JPH1187663A (ja) |
| KR (1) | KR100315278B1 (ja) |
| CN (1) | CN1211068A (ja) |
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|---|---|---|---|---|
| US20030054543A1 (en) * | 1997-06-16 | 2003-03-20 | Lafferty William Michael | Device for moving a selected station of a holding plate to a predetermined location for interaction with a probe |
| JP3875455B2 (ja) * | 1999-04-28 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| US20050158666A1 (en) * | 1999-10-15 | 2005-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL162250C (nl) * | 1967-11-21 | 1980-04-15 | Philips Nv | Halfgeleiderinrichting met een halfgeleiderlichaam, waarvan aan een hoofdoppervlak het halfgeleideroppervlak plaatselijk met een oxydelaag is bedekt, en werkwijze voor het vervaardigen van planaire halfgeleider- inrichtingen. |
| JPS57196543A (en) | 1981-05-27 | 1982-12-02 | Toshiba Corp | Manufacture of semiconductor device |
| US4868138A (en) | 1988-03-23 | 1989-09-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming a self-aligned source/drain contact for an MOS transistor |
| JP2679143B2 (ja) | 1988-08-23 | 1997-11-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2608470B2 (ja) | 1989-05-01 | 1997-05-07 | 猛英 白土 | 半導体装置及びその製造方法 |
| JPH0425129A (ja) | 1990-05-18 | 1992-01-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04101463A (ja) * | 1990-08-21 | 1992-04-02 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
| JP2849199B2 (ja) | 1990-11-09 | 1999-01-20 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| JPH04372149A (ja) * | 1991-06-21 | 1992-12-25 | Nec Corp | 半導体集積回路 |
| JPH05259450A (ja) | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | 半導体装置及び製造方法 |
| US5661053A (en) | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| JPH08204038A (ja) * | 1995-01-25 | 1996-08-09 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
| JP2655124B2 (ja) * | 1995-03-06 | 1997-09-17 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2861856B2 (ja) | 1995-03-30 | 1999-02-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09134954A (ja) | 1995-11-08 | 1997-05-20 | Toshiba Microelectron Corp | 半導体装置およびその製造方法 |
| JP3400231B2 (ja) | 1996-03-12 | 2003-04-28 | 株式会社東芝 | 半導体記憶装置及び製造方法 |
| US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
| KR100215883B1 (ko) * | 1996-09-02 | 1999-08-16 | 구본준 | 플래쉬 메모리 소자 및 그 제조방법 |
-
1997
- 1997-09-11 JP JP9246968A patent/JPH1187663A/ja active Pending
-
1998
- 1998-09-10 EP EP98117154A patent/EP0902467A1/en not_active Withdrawn
- 1998-09-10 US US09/150,936 patent/US6414352B2/en not_active Expired - Fee Related
- 1998-09-11 CN CN98119315A patent/CN1211068A/zh active Pending
- 1998-09-11 KR KR1019980037477A patent/KR100315278B1/ko not_active IP Right Cessation
-
2002
- 2002-05-09 US US10/140,989 patent/US20020125526A1/en not_active Abandoned
Also Published As
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| US20010019148A1 (en) | 2001-09-06 |
| KR100315278B1 (ko) | 2002-04-24 |
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| US6414352B2 (en) | 2002-07-02 |
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