CN1988111A - 闪存器件的浮置栅极的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 210000003323 beak Anatomy 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005200 wet scrubbing Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供了一种形成闪存器件的浮置栅极的方法，包括：在半导体衬底上形成隧道绝缘层；在该隧道绝缘层上形成浮置栅极导电层；在该浮置栅极导电层上形成硬掩模层图案；在该硬掩模层图案和该浮置栅极导电层的露出表面上形成第二导电层；蚀刻该第二导电层以在该硬掩模层图案的侧壁上形成导电间隔层；氧化该导电间隔层和该浮置栅极导电层以形成掩模氧化物层和间隔氧化物层；除去该硬掩模层图案以部分地露出该浮置栅极导电层的表面；以及通过使用该掩模氧化物层和该间隔氧化物层作为蚀刻掩模进行蚀刻处理，除去该浮置栅极导电层的露出部分，从而形成浮置栅极图案。
Description
本申请要求韩国专利申请第10-2005-0125644号(2005年12月19日提交)的优先权，其全部内容通过参考结合于此。
技术领域
本发明涉及一种闪存器件的制造方法，更具体而言，涉及一种闪存器件的浮置栅极的制造方法。
背景技术
图1至图5为示出了形成闪存器件的浮置栅极的方法的剖视图。
首先，如图1所示，在半导体衬底100上依次堆叠隧道绝缘层110、浮置栅极导电层120和硬掩模层130。该隧道绝缘层110由氧化物层形成；该浮置栅极导电层120由多晶硅层形成；该硬掩模层130由氮化物层形成。
之后，如图2所示，形成预定掩模层图案，例如光致抗蚀剂层图案(未示出)。使用该光致抗蚀剂层图案作为蚀刻掩膜对该硬掩模层130进行蚀刻处理，从而形成硬掩模层图案132，该硬掩模层图案132部分地露出浮置栅极导电层120的表面。在形成硬掩模层图案132之后，除去该光致抗蚀剂层图案。
随后，如图3所示，对通过该硬掩模层图案132露出的浮置栅极导电层120进行氧化处理，从而在硅局部氧结构(LOCOS)中形成掩模氧化物层140。
如图4所示，随后除去硬掩模层图案132。如果硬掩模层图案132由氮化物层形成，则可通过使用如湿法清洗处理而除去该硬掩模层图案132。
如图5所示，随后，通过使用掩模氧化物层140作为蚀刻掩模来进行蚀刻处理，除去浮置栅极导电层120的露出部分，从而形成浮置栅极图案122。
使用这种方法，在如图3所示的LOCOS结构中，在形成掩模氧化物层140的过程中将不可避免地产生鸟嘴(bird’s beak)现象。因此，考虑到鸟嘴的长度，必需在相邻的浮置栅极图案122之间保持一间隔(图3中的d1)，这样将会限制单元面积(cell area)的减小。
发明内容
本发明的实施例涉及闪存器件的制造方法，更具体而言，涉及形成闪存器件的浮置栅极的方法。
本发明的实施例涉及形成闪存器件的浮置栅极的方法，其通过减小相邻浮置栅极图案之间的间隔来减小单元面积。
根据本发明的实施例，提供了一种形成闪存器件的浮置栅极的方法，该方法包括：在半导体衬底上形成隧道绝缘层；在该隧道绝缘层上形成浮置栅极导电层；在该浮置栅极导电层上形成硬掩模层图案；在该硬掩模层图案以及该浮置栅极导电层的露出表面上形成第二导电层；蚀刻该第二导电层以在该硬掩模层图案的侧壁上形成导电间隔层；氧化该导电间隔层和该浮置栅极导电层以形成掩模氧化物层和间隔氧化物层；除去该硬掩模层图案以部分地露出该浮置栅极导电层的表面；以及通过使用该掩模氧化物层和该间隔氧化物层作为蚀刻掩模进行蚀刻处理，除去该浮置栅极导电层的露出部分，从而形成浮置栅极图案。
该浮置栅极导电层和该导电层均由多晶硅层形成。
该硬掩模层图案可由氮化物层形成。
通过使用各向异性干法蚀刻对该导电层进行蚀刻，从而在该硬掩模层图案的侧壁上形成导电间隔层。
附图说明
图1至图5为示出了形成闪存器件的浮置栅极的方法的剖视图；以及
图6至图11为示出了根据本发明实施例的形成闪存器件的浮置栅极的方法的剖视图。
具体实施方式
如图6所示，在半导体衬底200上依次形成隧道绝缘层210、浮置栅极导电层220和硬掩模层230。该隧道绝缘层210可以是氧化物层。该浮置栅极导电层220可以是多晶硅层。该硬掩模层230可以是相对于该浮置栅极导电层220具有氧化选择性的材料，即，在氧化该浮置栅极导电层220的顶面时不会被氧化的材料。浮置栅极导电层220可由氮化物层形成。
如图7所示，随后图案化该硬掩模层230以形成硬掩模层图案232，该硬掩模层图案232具有部分露出浮置栅极导电层220的表面的开口。具体而言，首先在硬掩模层230上形成光致抗蚀剂层(未示出)。对该光致抗蚀剂层进行曝光和显影以形成部分地露出该硬掩模层230的表面的光致抗蚀剂层图案。然后，使用光致抗蚀剂层图案作为蚀刻掩模进行蚀刻处理以除去该硬掩模层230的露出部分。因此形成了部分露出浮置栅极导电层220的表面的硬掩模层图案232。在形成硬掩模层图案232之后，除去该光致抗蚀剂层图案。
如图8所示，然后在硬掩模层图案232和浮置栅极导电层220的露出表面上形成导电层250。该导电层250由在后续氧化处理中可被氧化的材料组成，其中在该后续氧化处理中形成掩模氧化物层。该导电层250可以是多晶硅层。在这种情况下，导电层250的厚度取决于后续处理中形成的导电间隔层的所需厚度。
如图9所示，然后蚀刻导电层250以形成位于该硬掩模层图案232的侧壁上的导电间隔层252。可以使用各向异性干蚀刻，例如回蚀刻，对导电层250进行蚀刻，从而形成导电间隔层252。该硬掩模层图案232的顶面再次被露出。
如图10所示，随后对浮置栅极导电层220和导电间隔层252进行氧化处理，从而形成硅局部氧化(LOCOS)结构中的掩模氧化物层240以及间隔氧化物层254。通过氧化导电间隔层252形成的间隔氧化物层254可抑制在形成LOCOS结构的掩模氧化物层240时出现的鸟嘴现象。由于可抑制鸟嘴现象的形成，因此相邻掩模氧化物层240之间的间隔d2可减小间隔氧化物层254的宽度，从而可降低整个单元面积。
如图11所示，随后使用例如湿法清洗方法除去硬掩模层图案232。因此，通过掩模氧化物层240及间隔氧化物层254部分地露出浮置栅极导电层220的表面。通过使用掩模氧化物层240和间隔氧化物层254作为蚀刻掩模除去该浮置栅极导电层220的露出部分，从而形成浮置栅极图案222。
如前所述，使用根据本发明实施例的形成闪存器件的浮置栅极的方法，通过以多晶硅层形成间隔层，并随后进行氧化处理以形成掩模氧化物层，可以最小化鸟嘴现象的产生，由此可以减小相邻浮置栅极图案之间的间隔并且减小单元面积。
对本领域技术人员来说显而易见的是，可以对所披露的实施例进行各种修改和变化。因此，所披露的实施例包括这些显而易见的修改和变化，且本发明的保护范围以其所附的权利要求书及其等同特征所覆盖的范围为准。
Claims (4)
1、一种闪存器件的浮置栅极的制造方法，包括：
在半导体衬底上形成隧道绝缘层；
在该隧道绝缘层上形成浮置栅极导电层；
在该浮置栅极导电层上形成硬掩模层图案；
在该硬掩模层图案和该浮置栅极导电层的露出表面上形成第二导电层；
蚀刻该第二导电层以在该硬掩模层图案的侧壁上形成导电间隔层；
氧化该导电间隔层和该浮置栅极导电层以形成掩模氧化物层和间隔氧化物层；
除去该硬掩模层图案以部分地露出该浮置栅极导电层的表面；以及
通过使用该掩模氧化物层和该间隔氧化物层作为蚀刻掩模进行蚀刻处理，除去该浮置栅极导电层的露出部分，从而形成浮置栅极图案。
2、根据权利要求1所述的制造方法，其中，该浮置栅极导电层和该第二导电层均由多晶硅层形成。
3、根据权利要求1所述的制造方法，其中，该硬掩模层图案由氮化物层形成。
4、根据权利要求1所述的制造方法，其中，使用各向异性干法蚀刻对该导电层进行蚀刻，从而在该硬掩模层图案的侧壁上形成导电间隔层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125644 | 2005-12-19 | ||
| KR1020050125644A KR100661236B1 (ko) | 2005-12-19 | 2005-12-19 | 플래시메모리소자의 플로팅게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1988111A true CN1988111A (zh) | 2007-06-27 |
Family
ID=37815524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006101732661A Pending CN1988111A (zh) | 2005-12-19 | 2006-12-19 | 闪存器件的浮置栅极的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070161189A1 (zh) |
| KR (1) | KR100661236B1 (zh) |
| CN (1) | CN1988111A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102435855B1 (ko) | 2015-08-06 | 2022-08-25 | 삼성전자주식회사 | 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| US10515971B2 (en) * | 2017-12-11 | 2019-12-24 | Vanguard International Semiconductor Corporation | Flash memories and methods for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568853B1 (ko) * | 1999-08-26 | 2006-04-10 | 삼성전자주식회사 | 비휘발성 반도체 메모리소자 제조방법 |
| KR100487532B1 (ko) * | 2002-07-29 | 2005-05-03 | 삼성전자주식회사 | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 |
| US6908813B2 (en) * | 2003-04-09 | 2005-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming tiny silicon nitride spacer for flash EPROM by fully wet etching technology |
| JP4497290B2 (ja) * | 2004-04-14 | 2010-07-07 | 富士通株式会社 | 半導体装置とその製造方法 |
-
2005
- 2005-12-19 KR KR1020050125644A patent/KR100661236B1/ko not_active IP Right Cessation
-
2006
- 2006-12-18 US US11/612,284 patent/US20070161189A1/en not_active Abandoned
- 2006-12-19 CN CNA2006101732661A patent/CN1988111A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20070161189A1 (en) | 2007-07-12 |
| KR100661236B1 (ko) | 2006-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |