KR100592771B1 - 이피롬 소자의 제조 방법 - Google Patents
이피롬 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100592771B1 KR100592771B1 KR1020040117077A KR20040117077A KR100592771B1 KR 100592771 B1 KR100592771 B1 KR 100592771B1 KR 1020040117077 A KR1020040117077 A KR 1020040117077A KR 20040117077 A KR20040117077 A KR 20040117077A KR 100592771 B1 KR100592771 B1 KR 100592771B1
- Authority
- KR
- South Korea
- Prior art keywords
- control gate
- film
- etching
- polysilicon layer
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 44
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000002955 isolation Methods 0.000 description 4
- KAESVJOAVNADME-UHFFFAOYSA-N Pyrrole Chemical compound C=1C=CNC=1 KAESVJOAVNADME-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 MEEL( Merged EEPROM( Electrically Erasable Programmable Read Only Memory ) Logic ) 소자의 제조 방법에 관한 것으로, 플로우팅 게이트 상부에 컨트롤 게이트 폴리실리콘층, 질화막 및 반사방지막을 형성하고, 반사방지막 에치백 공정을 수행하여 컨트롤 게이트 폴리실리콘층을 노출시키고, 노출된 컨트롤 게이트 폴리실리콘층을 산화시켜 자기 정렬용 산화막을 형성함으로써 컨트롤 게이트 사이의 스페이스를 증가시켜 오버레이( overlay ) 마진을 증가시킬 수 있는 기술이다.
Description
도 1a 내지 1h는 종래 기술에 따른 이피롬 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 2b는 본 발명의 실시예에 따른 이피롬 소자의 제조 방법을 도시한 단면도들.
본 발명은 Merged EEPROM( Electrically Erasable Programmable Read Only Memory ) Logic ( 이하 MEEL이라 칭함 ) 소자의 제조 방법에 관한 것으로서, 특히 플로우팅 게이트 상부에 컨트롤 게이트 폴리실리콘층, 질화막 및 반사방지막을 형성하고, 반사방지막 에치백 공정을 수행하여 컨트롤 게이트 폴리실리콘층을 노출시키고, 노출된 컨트롤 게이트 폴리실리콘층을 산화시켜 자기 정렬용 산화막을 형성함으로써 컨트롤 게이트 사이의 스페이스를 증가시켜 오버레이( overlay ) 마진을 증가시킬 수 있는 이피롬 소자의 제조 방법에 관한 것이다.
도 1a 내지 1h는 종래 기술에 따른 이피롬 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 소자 분리 영역으로 예정된 부분을 소자 분리막(미도시)으로 매립하여 활성 영역을 정의한다. 이후, 반도체 기판(10) 상부에 터널 산화막(미도시), 플로우팅 게이트 폴리실리콘층(미도시), 하드 마스크용 산화막(미도시)을 순차적으로 증착하고 패터닝하여 플로우팅 게이트(20)를 형성한다.
다음으로, ONO( oxide-nitride-oxide ) 구조의 측벽 스페이서를 형성하기 위하여 전체 표면 상부에 스페이서용 산화막(미도시) 및 스페이서용 질화막(미도시)을 증착하여 에치백을 이용하여 증착된 스페이서용 질화막(미도시) 및 스페이서용 산화막(미도시)을 식각하여 플로우팅 게이트 스페이서(30)를 형성한다.
도 1b를 참조하면, 플로우팅 게이트 스페이서(30)를 구비한 플로우팅 게이트(20)를 포함하는 전체 표면에 LPCVD 방법으로 컨트롤 게이트 산화막(40) 및 컨트롤 게이트 폴리실리콘층(50)을 증착시킨다.
도 1c를 참조하면, 전체 표면 상부에 제 1 감광막(미도시)을 도포, 노광 및 현상하여 컨트롤 게이트 영역을 정의하는 제 1 감광막 패턴(60)을 형성한다.
도 1d를 참조하면, 제 1 감광막 패턴(60)을 마스크로 플라즈마를 이용한 건식 식각방법으로 컨트롤 게이트 폴리실리콘층(50) 및 컨트롤 게이트 산화막(40)을 식각하여 컨트롤 게이트(70)를 형성한다. 이때, 토폴로지( topology )로 인하여 컨트롤 게이트 폴리실리콘층 식각시 발생되는 폴리머 때문에 컨트롤 게이트의 측벽에 폴리실리콘 피크(75)가 생성된다.
도 1e 및 1f를 참조하면, 전체 표면 상부에 산화막(80)을 증착시키고, 산화 막(80) 상부에 제 2 감광막(미도시)을 도포, 노광 및 현상하여 콘택홀을 정의하는 제 2 감광막 패턴(85)을 형성한다.
다음으로, 제 2 감광막 패턴(85)을 마스크로 건식 식각방법으로 산화막(80)을 식각하여 콘택홀(90)을 형성한다. 이때, 폴리실리콘 피크(75)로 인해 컨트롤 게이트 사이의 스페이스가 감소한다.
그러나, 도 1g 및 1h를 참조하면, 콘택홀 형성시 오버레이( overlay )가 오정렬될 경우 컨트롤 게이트(70)와 컨택홀(90) 사이에 브리지(95)가 발생한다.
따라서, 콘택홀 형성 공정시 오버레이( overlay ) 마진이 감소되고, 소자 설계에 있어 고집적화에 제한을 갖는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 플로우팅 게이트 상부에 컨트롤 게이트 폴리실리콘층, 질화막 및 반사방지막을 형성하고, 반사방지막 에치백 공정을 수행하여 컨트롤 게이트 폴리실리콘층을 노출시키고, 노출된 컨트롤 게이트 폴리실리콘층을 산화시켜 자기 정렬용 산화막을 형성함으로써 컨트롤 게이트 사이의 스페이스를 증가시켜 오버레이( overlay ) 마진을 증가시킬 수 있는 이피롬 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 이피롬 소자의 제조 방법은,
(a) 반도체 기판 상부에 하드 마스크층을 구비한 플로우팅 게이트를 형성하 는 단계;
(b) 상기 반도체 기판 표면에 컨트롤 게이트 산화막을 형성하고 상기 플로우팅 게이트를 포함하는 전체 표면 상부에 컨트롤 게이트 폴리실리콘층, 질화막 및 평탄화된 반사방지막을 형성하는 단계;
(c) 에치백 공정을 수행하여 컨트롤 게이트 폴리실리콘층을 노출시키는 단계;
(d) 남아 있는 상기 반사방지막을 제거한 후 노출된 상기 컨트롤 게이트 폴리실리콘층을 소정 두께 산화시켜 자기 정렬용 산화막을 형성하는 단계; 및
(e) 상기 질화막을 제거한 후 상기 자기 정렬용 산화막을 마스크로 컨트롤 게이트 폴리실리콘층을 식각하여 게이트를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명의 실시예에 따른 이피롬 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 소자 분리 영역으로 예정된 부분을 소자 분리막(미도시)으로 매립하여 활성 영역을 정의한다. 이후, 반도체 기판(110) 상부에 터널 산화막(미도시), 플로우팅 게이트 폴리실리콘층(미도시), 하드 마스크층(미도시)을 순차적으로 증착하고 패터닝하여 플로우팅 게이트(120)를 형성한다.
다음으로, ONO( oxide-nitride-oxide ) 구조의 측벽 스페이서를 형성하기 위하여 전체 표면 상부에 스페이서용 산화막(미도시) 및 스페이서용 질화막(미도시)을 증착한 후 에치백하여 측벽 스페이서(130)를 형성한다.
도 2b를 참조하면, 측벽 스페이서(130)를 구비한 플로우팅 게이트(120)를 포함하는 전체 표면 상부에 컨트롤 게이트 산화막(140)을 형성한다. 이후, 전체 표면 상부에 컨트롤 게이트 폴리실리콘층(150), 질화막(155) 및 평탄화된 반사방지막(165)을 순차적으로 형성한다.
여기서, 질화막(155)은 이후 컨트롤 게이트 상부의 산화막 형성시 활성 영역에서 폴리실리콘의 산화 장벽으로써 역할을 한다. 반사방지막(165)은 컨포멀( conformal ) 물질인 것이 바람직하다. 따라서, 활성 영역의 반사방지막(165) 두께가 플로우팅 게이트 상부에서보다 두텁게 형성된다. 이후, 반사방지막 에치백 공정시 플로우팅 게이트 상부만을 노출시킬 수 있다.
도 2c를 참조하면, 플로우팅 게이트 상부의 반사방지막(165)을 N2, O2 또는 이들의 조합으로 이루어진 가스를 이용하여 제거한다. 이때, 활성 영역의 반사방지막(165)은 코팅 두께차이로 인해 잔류하게 된다.
다음으로, 플로우팅 게이트 상부의 질화막(155)을 CHF3, CF4 또는 이들의 조합으로 이루어진 가스를 이용하여 제거한다. 여기서, 활성 영역 상의 질화막(155)은 활성 영역 상의 반사방지막(165)에 의해 제거되지 않는다. 이때, 반사방지막(165)과 질화막(155)을 제거하는 공정을 반사방지막 에치백 공정으로 정의한다.
이후, 게이트 상부의 질화막(155)이 제거된 후, O2 플라즈마( plasma )를 이용한 건식 식각방식으로 남아 있는 반사방지막(165)을 제거하여 컨트롤 게이트 폴리실리콘층(150)을 노출시킨다.
도 2d를 참조하면, 노출된 컨트롤 게이트 폴리실리콘층(150)을 소정 두께만큼 산화시켜 자기 정렬용 산화막(175)을 형성한다. 이때, 자기 정렬용 산화막(175)는 습식 방식으로 700 ~ 900 ℃, 바람직하게는 800 ℃ 및 H2O 분위기 하에서 150 ~ 250 Å, 바람직하게는 200 Å까지 형성할 수 있다.
도 2e를 참조하면, 남아 있는 질화막(155)을 식각하여 제거한다. 여기서, 질화막(155) 식각 공정은 인산을 이용한 습식 식각공정이 바람직하다. 이후, 자기 정렬용 산화막(175)을 마스크로 컨트롤 게이트 폴리실리콘층(150)을 식각하여 게이트를 형성한다. 이로써, 기존의 컨트롤 게이트 형성시 토폴로지( topology )와 폴리머에 의해 발생하던 폴리실리콘 피크가 발생하지 않는다.
도 2f 및 2g를 참조하면, 전체 표면 상부에 층간 산화막(180)을 증착시키고, 층간 산화막(180) 상부에 감광막(미도시)을 도포, 노광 및 현상하여 콘택홀을 정의하는 감광막 패턴(185)을 형성한다.
다음으로, 감광막 패턴(185)을 마스크로 층간 산화막(180)을 식각하여 콘택홀(190)을 형성한다. 여기서, 층간 산화막(180) 식각공정은 건식 식각공정 것이 바람직하다. 이때, 도 2e의 컨트롤 게이트 형성시 폴리실리콘 피크가 발생하지 않아 컨트롤 게이트 사이의 스페이스가 증가한다.
본 발명에 따른 이피롬 소자의 제조 방법은 마스크 공정 없이 게이트 패터닝을 가능하게 할 수 있고, 컨트롤 게이트 형성시 생성되는 폴리실리콘 피크를 제거하여 콘택홀 형성시 오버레이 마진을 증가시킬 수 있어 소자설계시 게이트 스페이스를 감소시킬 수 있는 효과가 있다.
Claims (7)
- (a) 반도체 기판 상부에 하드 마스크층을 구비한 플로우팅 게이트를 형성하는 단계;(b) 상기 반도체 기판 표면에 컨트롤 게이트 산화막을 형성하고 상기 플로우팅 게이트를 포함하는 전체 표면 상부에 컨트롤 게이트 폴리실리콘층, 질화막 및 평탄화된 반사방지막을 형성하는 단계;(c) 에치백 공정을 수행하여 컨트롤 게이트 폴리실리콘층을 노출시키는 단계;(d) 남아 있는 상기 반사방지막을 제거한 후 노출된 상기 컨트롤 게이트 폴리실리콘층을 소정 두께 산화시켜 자기 정렬용 산화막을 형성하는 단계; 및(e) 상기 질화막을 제거한 후 상기 자기 정렬용 산화막을 마스크로 컨트롤 게이트 폴리실리콘층을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 이피롬 소자의 제조 방법.
- 제 1 항에 있어서,상기 에치백 공정은 N2, O2 및 이들의 조합 중 선택된 하나의 가스를 이용하여 상기 반사방지막을 에치백하는 단계; 및CHF3, CF4 및 이들의 조합 중 선택된 가스를 이용하여 상기 질화막을 에치백 하는 단계를 포함하는 것을 특징으로 하는 이피롬 소자의 제조 방법.
- 제 1 항에 있어서,남아 있는 상기 반사방지막을 제거하는 공정은 O2 플라즈마를 이용한 건식 식각공정인 것을 특징으로 하는 이피롬 소자의 제조 방법 .
- 제 1 항에 있어서,상기 자기 정렬용 산화막은 습식 방식으로 700 ~ 900 ℃ 및 H2O 분위기 하에서 150 ~ 250 Å까지 형성되는 것을 특징으로 하는 이피롬 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막의 제거 공정은 인산을 이용한 습식 식각방식으로 수행되는 것을 특징으로 하는 이피롬 소자의 제조 방법.
- 제 1 항에 있어서,전체 표면 상부에 층간 산화막을 형성하는 단계; 및상기 층간 산화막을 식각하여 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이피롬 소자의 제조 방법.
- 제 6 항에 있어서,상기 층간 산화막의 식각 공정은 건식 식각 공정인 것을 특징으로 하는 이피롬 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117077A KR100592771B1 (ko) | 2004-12-30 | 2004-12-30 | 이피롬 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117077A KR100592771B1 (ko) | 2004-12-30 | 2004-12-30 | 이피롬 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100592771B1 true KR100592771B1 (ko) | 2006-06-26 |
Family
ID=37183151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117077A KR100592771B1 (ko) | 2004-12-30 | 2004-12-30 | 이피롬 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100592771B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486508B1 (en) | 1999-05-12 | 2002-11-26 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices with control gates overlapping pairs of floating gates |
| KR20050031299A (ko) * | 2003-09-29 | 2005-04-06 | 매그나칩 반도체 유한회사 | 플래시 메모리의 컨트롤 게이트 제조방법 |
-
2004
- 2004-12-30 KR KR1020040117077A patent/KR100592771B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486508B1 (en) | 1999-05-12 | 2002-11-26 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices with control gates overlapping pairs of floating gates |
| KR20050031299A (ko) * | 2003-09-29 | 2005-04-06 | 매그나칩 반도체 유한회사 | 플래시 메모리의 컨트롤 게이트 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100454135B1 (ko) | 비휘발성 기억소자의 형성방법 | |
| JP5093945B2 (ja) | フラッシュメモリセルの製造方法 | |
| US6744139B2 (en) | Semiconductor device | |
| JP4759944B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100739962B1 (ko) | Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 | |
| KR101001466B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| KR20060088637A (ko) | 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법 | |
| KR100592771B1 (ko) | 이피롬 소자의 제조 방법 | |
| KR20060136118A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100654350B1 (ko) | 실리사이드막을 구비하는 반도체 소자의 제조 방법 및이에 의해 제조된 반도체 소자 | |
| KR100800467B1 (ko) | 스플릿 게이트 플래쉬 메모리 소자의 제조방법 | |
| KR100609130B1 (ko) | Ｍｅｅｌ 소자의 제조 방법 | |
| JPH10229136A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100986632B1 (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| KR20090022228A (ko) | 반도체 소자 제조 방법 | |
| JP2003258136A (ja) | フラッシュメモリ装置の製造方法 | |
| KR20020079000A (ko) | 자기 정렬 트렌치 소자분리 기술을 사용하는 반도체장치의 제조방법 | |
| KR20050108145A (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| KR20050002424A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100605102B1 (ko) | 반도체소자의 콘택 플러그 구조체 및 그 형성 방법 | |
| KR100705938B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150518 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 14 |