KR100705938B1 - 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents

플래쉬 메모리 소자의 플로팅 게이트 형성 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 반도체 기판에 쉘로우 트렌치 아이소레이션(STI) 공정으로 돌출 구조의 소자 격리막들을 형성하고, 도전층을 형성한 후, 플로팅 게이트 식각 타겟을 소자 격리막의 상단이 충분히 노출되도록 하면서 반도체 기판은 노출되지 않도록 설정하므로, 액티브 영역과 플로팅 게이트 간의 중첩 마진 부족으로 소자 격리막과 플로팅 게이트용 포토레지스트 패턴이 오정렬되더라도 액티브 영역의 노출 없이 플로팅 게이트를 형성할 수 있다.
플래쉬 메모리 소자, 플로팅 게이트, 중첩 마진, 소자 격리막, 오정렬

Description

플래쉬 메모리 소자의 플로팅 게이트 형성 방법{Method of forming floating gate in flash memory device}
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도;
도 2는 도 1a의 플로팅 게이트용 포토레지스트 패턴이 오정렬된 경우 문제점을 설명하기 위한 소자의 단면도; 및
도 3a 내지 도 3g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
31: 반도체 기판 32: 하드 마스크층
33: 트렌치 34: 소자 격리막
35: 터널 산화막 36: 도전층
36F: 플로팅 게이트 37: 플로팅 게이트용 포토레지스트 패턴
38: 유전체막 39: 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 액티브 영역과 플로팅 게이트 간의 중첩 마진(overlay margin) 부족으로 소자 격리막과 플로팅 게이트용 포토레지스트 패턴이 오정렬되더라도 액티브 영역의 노출 없이 플로팅 게이트를 형성할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자는 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트 구조이다. 플로팅 게이트는 액티브 영역을 반드시 덮어야 하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진이 중요한 변수이다. 그러나, 플래쉬 메모리 소자가 축소(shrink) 함에 따라 기존의 쉘로우 트렌치 아이소레이션(STI) 공정 및 플로팅 게이트 마스크 공정으로는 액티브 영역과 플로팅 게이트 간의 중첩 마진을 확보하기 어려운 문제가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 쉘로우 트렌치 아이소레이션 공정으로 반도체 기판(11)에 트렌치형 소자 격리막들(12)을 형성하여 액티브 영역을 정의(define)한다. 소자 격리막들(12)을 포함한 전체 구조상에 터널 산화막(13) 및 도전층(14)을 형성한다. 액티브 영역이 충분히 덮이도록 플로팅 게이트용 포토레지스트 패턴들(15)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴들(15)을 식각 마스크로 한 식각 공정으로 도전층(14)을 패터닝하여 소자 격리막들(12)과 일부분이 중첩되는 고립 형태의 플로팅 게이트들(14F)을 형성한다. 플로팅 게이트들(14F)을 포함한 전체 구조상에 유전체막(16)을 형성한다.
도 1c를 참조하면, 유전체막(16) 상에 컨트롤 게이트(17)를 형성한다.
상기한 종래 기술에 따라 플로팅 게이트(14F)를 형성할 때, 만약 플래쉬 메모리 소자의 축소로 플로팅 게이트용 포토레지스트 패턴들(15)이 포토 공정 마진 부족으로 인해 오정렬(misalign)될 경우, 도 2에 도시된 바와 같이, 컨트롤 게이트(17)가 유전체막(16)을 사이에 두고 직접 액티브 영역의 반도체 기판(11)과 접하게 되어, 소자 동작시 컨트롤 게이트(17)가 플로팅 게이트(14F)를 제어하지 못하고 액티브 영역을 제어하여 단락(short) 현상이 발생되는 문제가 있다.
따라서, 본 발명은 액티브 영역과 플로팅 게이트 간의 중첩 마진 부족으로 소자 격리막과 플로팅 게이트용 포토레지스트 패턴이 오정렬되더라도 액티브 영역의 노출 없이 플로팅 게이트를 형성할 수 있게하여 플래쉬 메모리 소자의 신뢰성을 향상시키고 축소화를 이룰 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판에 돌출 구조의 소자 격리막들을 형성하는 단계; 상기 반도체 기판의 표면에 터널 산화막을 형성한 후, 전체 구조상에 플로팅 게이트용 도전층을 형성하는 단계; 및 상기 도전층 상에 플로팅 게이트용 포토레지스트 패턴들을 형성한 후, 상기 소자 격리막의 상단이 노출되면서 상기 반도체 기판은 노출되지 않도록 목표 식각 두께를 액티브 영역 상의 플로팅 게이트의 두께보다 얇게 설정한 식각 공정으로 상기 도전층을 식각하여 플로팅 게이트들을 형성하는 단계를 포함한다.
상기에서, 상기 돌출 구조의 소자 격리막들은, 상기 반도체 기판 상에 하드 마스크층을 형성하는 단계; 쉘로우 트렌치 아이소레이션 공정으로 상기 하드 마스크층 및 반도체 기판을 식각하여 트렌치들을 형성하는 단계; 및 상기 트렌치들을 포함한 전체 구조 상에 소자 격리용 절연물질을 증착한 후,화학적 기계적 연마 공정으로 연마하는 단계를 포함하여 형성한다.
상기 소자 격리막들은 돌출된 부분이 상기 플로팅 게이트용 도전층의 높이에 대해 10 내지 90 %의 높이가 되도록 형성한다.
상기 플로팅 게이트용 도전층을 형성한 후, 상기 상기 플로팅 게이트용 도전층의의 단차를 낮추면서 표면 평탄화를 이루기 위해 전면 식각 공정을 실시하는 단계를 더 포함한다. 상기 전면 식각 공정은 화학적 기계적 연마 공정이나, 습식 또는 건식 방식의 에치-백 공정을 적용하며, 상기 소자 격리막들의 상단에 상기 플로팅 게이트용 도전층이 일정 두께 남도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 하드 마스크층(32)을 형성하고, 쉘로우 트렌치 아이소레이션 공정으로 하드 마스크층(32) 및 반도체 기판(31)을 식각하여 트렌치들(33)을 형성한다.
도 3b를 참조하면, 트렌치들(33)을 포함한 전체 구조 상에 소자 격리용 절연물질을 증착하고 화학적 기계적 연마 공정으로 연마하여 상호 고립된 돌출 구조의 소자 격리막들(34)을 형성한다.
상기에서, 돌출 구조의 소자 격리막들(34)의 돌출된 부분은 플로팅 게이트용 도전층의 높이에 대해 10 내지 90 %의 높이가 되도록 한다. 돌출 부분이 10 내지 90 %의 높이가 되도록 하기 위해, 하드 마스크층(32)을 형성할 때 이를 고려하여 형성하고, 연마 공정시 그 높이를 조절해야 한다. 이와 같이 소자 격리막들(34)의 돌출 부분의 높이를 플로팅 게이트용 도전층의 증착 두께에 대해 10 내지 90 %로 하는 것은, 후술 되겠지만, 플로팅 게이트가 소자 격리막(34)의 상단 부분에도 존재해야 하고, 만약 오정렬 되었을 때 액티브 영역의 반도체 기판(31) 부분이 노출되는 것을 방지하기 위해서이다.
도 3c를 참조하면, 하드 마스크층(32)을 제거하여 돌출 구조의 소자 격리막들(34)을 완성하여 액티브 영역을 정의한다.
도 3d를 참조하면, 액티브 영역의 반도체 기판(31)의 표면에 터널 산화막(35)을 형성하고, 전체 구조상에 플로팅 게이트용 도전층(36)을 형성한다.
상기에서, 도전층(36)은 폴리실리콘을 비롯하여 플로팅 게이트로 사용할 수 있는 모든 도전성 물질을 포함하여 형성할 수 있다.
한편, 도전층(36)을 두껍게 형성하여 후속 플로팅 게이트 식각 타겟을 잡기가 어려울 경우, 전면 식각 공정을 실시하여 도전층(36)을 일정 두께 제거한다. 전면 식각 공정은 화학적 기계적 연마 공정이나 에치-백(etch-back) 공정을 적용하며, 이때 소자 격리막들(34)의 상단에 도전층(36)이 일정 두께 남도록 공정을 실시한다. 에치-백 공정은 습식 방식이나 건식 방식으로 실시할 수 있다. 이와 같은 공정을 추가할 경우 도전층(36)의 단차를 줄이면서 표면 평탄화를 이룰 수 있어 후속 플로팅 게이트 식각 타겟을 적게 줄 수 있어 플로팅 게이트 식각 공정의 마진을 좀 더 확보할 수 있는 장점이 있다.
도 3e를 참조하면, 도전층(36) 상에 플로팅 게이트용 포토레지스트 패턴들(37)을 형성한다. 포토레지스트 패턴들(37)은 정상적으로는 액티브 영역의 반도체 기판(31)을 덮도록 형성되어야 하지만, 여기서는 포토 공정 마진 및 여러 가지 주변 요인으로 인하여 오정렬(misalign)된 상태가 도시된다.
도 3f를 참조하면, 포토레지스트 패턴들(37)을 식각 마스크로 한 식각 공정으로 도전층(36)을 식각하여 소자 격리막들(34)과 일부분이 중첩되는 고립 형태의 플로팅 게이트들(36F)을 형성한다.
상기에서, 플로팅 게이트 식각 공정은 플로팅 게이트 식각 타겟을 소자 격리막36)의 상단이 충분히 노출되도록 하면서 반도체 기판(31)은 노출되지 않도록 공정 조건(예를 들어, 식각 시간, 온도, 등)을 설정해야 한다. 이는 도면에 도시된 바와 같이 포토레지스트 패턴(37)이 오정렬된 경우, 플로팅 게이트들(36F)이 소자 격리막(34)의 상단 부분에도 존재해야 하고, 액티브 영역의 반도체 기판(31) 부분이 노출되는 것을 방지하기 위해서이다. 즉, 중첩 마진이 충분한 부분에서는 플로팅 게이트(36F)가 소자 격리막(34) 상단에도 형성되어 커플링 비가 확보되도록 하고, 중첩 마진이 부족한 부분에서는 플로팅 게이트(36F)가 일정 두께 남아 있도록 하여 반도체 기판(31)이 노출되지 않도록 한다.
도 3g를 참조하면, 플로팅 게이트들(36F)을 포함한 전체 구조상에 유전체막(38)을 형성하고, 유전체막(38) 상에 컨트롤 게이트(39)를 형성한다.
상술한 바와 같이, 본 발명은 반도체 기판에 쉘로우 트렌치 아이소레이션(STI) 공정으로 돌출 구조의 소자 격리막들을 형성하고, 도전층을 형 성한 후, 플로팅 게이트 식각 타겟을 소자 격리막의 상단이 충분히 노출되도록 하면서 반도체 기판은 노출되지 않도록 설정하므로, 액티브 영역과 플로팅 게이트 간의 중첩 마진 부족으로 소자 격리막과 플로팅 게이트용 포토레지스트 패턴이 오정렬되더라도 액티브 영역의 노출 없이 플로팅 게이트를 형성할 수 있어, 소자의 신뢰성 향상 및 소자의 축소화를 실현할 수 있다.

Claims (5)

  1. 반도체 기판에 돌출 구조의 소자 격리막들을 형성하는 단계;
    상기 반도체 기판의 표면에 터널 산화막을 형성한 후, 전체 구조상에 플로팅 게이트용 도전층을 형성하는 단계; 및
    상기 소자 격리막의 상단이 노출되면서 상기 반도체 기판은 노출되지 않도록 목표 식각 두께를 액티브 영역 상의 상기 도전층의 두께보다 얇게 설정한 식각 공정으로 상기 도전층을 식각하여 플로팅 게이트들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 돌출 구조의 소자 격리막들은,
    상기 반도체 기판 상에 하드 마스크층을 형성하는 단계;
    쉘로우 트렌치 아이소레이션 공정으로 상기 하드 마스크층 및 반도체 기판을 식각하여 트렌치들을 형성하는 단계;
    상기 트렌치들을 포함한 전체 구조 상에 소자 격리용 절연물질을 증착한 후,화학적 기계적 연마 공정으로 연마하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소자 격리막들은 돌출된 부분이 상기 플로팅 게이트용 도전층의 높이에 대해 10 내지 90 %의 높이가 되도록 형성하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  4. 제 1 항에 있어서,
    상기 플로팅 게이트용 도전층을 형성한 후, 상기 플로팅 게이트용 도전층의 단차를 낮추면서 표면 평탄화를 이루기 위해 전면 식각 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 전면 식각 공정은 화학적 기계적 연마 공정이나, 습식 또는 건식 방식의 에치-백 공정을 적용하며, 상기 소자 격리막들의 상단에 상기 플로팅 게이트용 도전층이 일정 두께 남도록 실시하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
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* Cited by examiner, † Cited by third party
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JP2003078047A (ja) 2001-09-04 2003-03-14 Toshiba Corp 半導体装置およびその製造方法
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