JP2006253643A - 半導体素子のゲート電極パターン形成方法 - Google Patents

半導体素子のゲート電極パターン形成方法 Download PDF

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Abstract

【課題】ゲート電極のプロファイル損傷を防止して素子の特性向上をもたらす、半導体素子のゲート電極パターン形成方法を提供する。
【解決手段】半導体基板上に第１導電膜、誘電膜、第２導電膜および犠牲膜で積層形成された複数の第１ゲート電極パターンを形成する段階と、前記第１ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、前記犠牲膜を除去し、前記埋め込み用絶縁膜および前記第２導電膜で取り囲んで定義されたトレンチを形成する段階と、前記トレンチの内部に金属膜を形成して、前記第２導電膜の上部に前記金属膜が積層形成された複数の第２ゲート電極パターンを形成する段階とを含む。
【選択図】図５

Description

本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子のゲート電極パターン形成方法に関する。
半導体素子の高集積化に伴い、タングステンなどの高融点金属元素を用いたポリサイド（(polycide)、ポリシリコン／シリサイド(silicide)）構造のゲート電極技術が台頭してきた。ところが、このようなポリサイド構造のゲート電極も超高集積化された半導体素子の動作速度の向上に限界があって、最近は、タングステン（Ｗ）のような高融点金属(refractorymetal)をゲート電極として用いる技術についての多くの研究開発が行われている。
しかしながら、後続の酸化雰囲気の工程の際にタングステン（Ｗ）のような高融点金属が露出して、タングステン（Ｗ）のような高融点金属の側壁にタングステンオキサイド（Ｏ３）のような異常酸化が発生するが、この異常酸化は、ゲート電極のプロファイルの損傷をもたらすうえ、損傷したゲート電極のプロファイルにより後続の工程が影響されるから、所望の素子特性を得るのに大きい障害となっている。
また、タングステン（Ｗ）のような高融点金属の酸化が激しく起こると、タングステン（Ｗ）のような高融点金属の量が減少してゲート電極の抵抗が増加するという問題点があった。
したがって、タングステン（Ｗ）のような高融点金属をゲート電極に使用する場合に発生しうる問題点を解決するための技術が要求されている。
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、高融点金属をゲート電極に使用する場合に発生しうる問題点を解決する半導体素子のゲート電極パターン形成方法を提供することにある。
上記目的を達成するための本発明のある観点によれば、半導体基板上に第１導電膜、誘電膜、第２導電膜および犠牲膜で積層形成された複数の第１ゲート電極パターンを形成する段階と、前記第１ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、前記犠牲膜を除去し、前記埋め込み用絶縁膜および前記第２導電膜で取り囲んで定義されたトレンチを形成する段階と、前記トレンチの内部に金属膜を形成して、前記第２導電膜の上部に前記金属膜が積層形成された複数の第２ゲート電極パターンを形成する段階とを含む、半導体素子のゲート電極パターン形成方法を提供する。
前記犠牲膜は、前記金属膜が形成されるべき領域を前記第１ゲート電極パターン形成の際に定める膜質であってもよい。
前記犠牲膜は、窒化膜であってもよい。
前記埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成してもよい。
前記埋め込み用絶縁膜は、酸化膜で形成してもよい。
前記埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われてもよい。
前記金属膜は、タングステン膜であってもよい。
前記複数の第１ゲート電極パターンは、複数のセルトランジスタ、ＳＳＬ用ゲート電極パターンおよびＤＳＬ用ゲート電極パターンからなってもよい。
前記第１導電膜または前記第２導電膜は、ポリシリコン膜であってもよい。
前記犠牲膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われてもよい。
また、本発明の他の観点によれば、半導体基板上に第１導電膜、誘電膜、第２導電膜および犠牲膜が積層形成された、第１間隔および前記第１間隔より広い第２間隔を持つ複数の第１ゲート電極パターンを形成する段階と、前記第１間隔をもつ前記第１ゲート電極パターンの間には埋め込まれるようにし、前記第２間隔をもつ前記第１ゲート電極パターンの間には側壁にのみ蒸着されるようにする第１埋め込み用絶縁膜を形成する段階と、前記スペーサが側壁に形成された、前記第２間隔を持つ前記第１ゲート電極パターンの間に第２埋め込み用絶縁膜を形成して埋め込む段階と、前記犠牲膜を除去し、前記第１埋め込み用絶縁膜および前記第２導電膜で取り囲んで定義されたトレンチを形成する段階と、前記トレンチの内部に金属膜を形成して、前記第２導電膜の上部に前記金属膜が積層形成された複数の第２ゲート電極パターンを形成する段階とを含む、半導体素子のゲート電極パターン形成方法を提供する。
前記犠牲膜は、前記金属膜が形成されるべき領域を前記第１ゲート電極パターン形成の際に定める膜質であってもよい。
前記犠牲膜は、窒化膜であってもよい。
前記第１または第２埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成してもよい。
前記第１または第２埋め込み用絶縁膜は、酸化膜で形成してもよい。
前記第１または第２埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われてもよい。
前記金属膜は、タングステン膜であってもよい。
前記複数の第１ゲート電極パターンは、複数のセルトランジスタ、ＳＳＬ用ゲート電極パターンおよびＤＳＬ用ゲート電極パターンからなってもよい。
前記複数のセルトランジスタ間の間隔は前記第１間隔を持ち、前記ＳＳＬ用ゲート電極パターン間の間隔は前記第２間隔を持ってもよい。
前記第１ゲート電極パターンを形成した後、前記第１ゲート電極パターンをイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第１イオン注入領域を形成する段階をさらに含んでもよい。
前記第１埋め込み用絶縁膜を形成した後、前記第１ゲート電極パターンおよび前記第１埋め込み用絶縁膜をイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第２イオン注入領域を形成する段階をさらに含んでもよい。
前記第１導電膜または前記第２導電膜は、ポリシリコン膜であってもよい。
前記犠牲膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われてもよい。
また、本発明の別の観点によれば、導電膜および犠牲膜が積層形成された第１ゲート電極パターンを備えた半導体基板を提供する段階と、前記第１ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、前記犠牲膜を除去し、前記犠牲膜の除去された領域に金属膜を形成し、前記導電膜の上部に前記金属膜が積層形成された第２ゲート電極パターンを形成する段階とを含む、半導体素子のゲート電極パターン形成方法を提供する。
前記犠牲膜は、前記金属膜が形成されるべき領域を前記第１ゲート電極パターン形成の際に定める膜質であってもよい。
前記埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成してもよい。
前記埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われてもよい。
前記金属膜は、タングステン膜であってもよい。
前記導電膜は、ポリシリコン膜であってもよい。
前記犠牲膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われてもよい。
以上述べたように、本発明によれば、前記犠牲窒化膜の除去により定められた領域にタングステン膜を形成して、第２ポリシリコン膜上にタングステン膜が積層されたゲート電極パターンの形成工程を完了することにより、タングステン膜の形成後に行われる工程により発生するタングステン異常酸化を防止することができるため、ゲート電極のプロファイル損傷を防止して素子の特性向上をもたらすという効果がある。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’に形成されると記載される場合、これは、ある膜が他の膜または半導体基板に直接形成される場合のみならず、ある膜と他の膜または半導体基板との間に第３の膜が介在される場合も含む。
図１〜図６は本発明に係る不揮発性メモリ素子のゲート電極パターン形成方法を説明するための断面図である。
図１を参照すると、セル領域（図１〜図６の図示領域はセル領域である。）および周辺回路領域に画定された半導体基板１０上にトンネル酸化膜用絶縁膜１４、フローティングゲート電極用第１ポリシリコン膜（第１導電膜）１６、ＯＮＯ膜（誘電膜）１８、コントロールゲート電極用第２ポリシリコン膜（第２導電膜）２０および犠牲窒化膜２２を順次形成する。
前記犠牲窒化膜２２は、後続工程によって除去される犠牲膜であって、以後の犠牲膜の除去により定められた領域にタングステン膜が形成されるようにする工程、すなわち自己整列式タングステンゲート電極(self aligned W gate)パターン形成工程の際に要求される膜質である。したがって、犠牲窒化膜の除去後、その領域にタングステン膜が形成されるので、ゲート電極の抵抗特性を決定するタングステン膜が形成されるようにするために、前記６００〜１５００Å程度の厚さにシリコン窒化膜を形成することが好ましい。
前記犠牲窒化膜２２は、以後行われるゲート電極パターン形成のためのエッチング工程の際にゲート電極パターンのハードマスクとして使用され、且つ以後の埋め込み用絶縁膜３０の平坦化工程の際に研磨素子層として使用される。
前記犠牲窒化膜２２の代わりにタングステン膜が形成されると、以後のスペーサ用酸化膜形成工程の際にタングステン膜に異常酸化が発生する。したがって、以後のスペーサ用酸化膜形成工程の前にはタングステン膜が形成されないようにしなければならないので、タングステン膜の代わりに犠牲窒化膜を形成する。
次いで、前記犠牲窒化膜２０上にゲート電極用フォトレジストパターンＰＲを形成する。前記ゲート電極用フォトレジストパターンＰＲは、セルトランジスタＣＴ、ＳＳＬ(source select line)用ゲート電極パターン（ＳＳＬ）およびＤＳＬ(drain select line)用ゲート電極パターン（ＤＳＬ）が定められるべき領域に形成される。
図２を参照すると、前記形成されたゲート電極用フォトレジストパターンＰＲをエッチングマスクとして前記犠牲窒化膜２２をエッチングしてパターニングする。
前記犠牲窒化膜２２は、前記ゲート電極パターン形成のためのエッチング工程の際にゲート電極パターンのハードマスクとして使用される。
次いで、前記ゲート電極用フォトレジストパターンＰＲを除去するアッシング工程を行う。その後、前記パターニングされた犠牲窒化膜２２をエッチングマスクとしてコントロールゲート電極用第２ポリシリコン膜２０、ＯＮＯ膜１８、フローティングゲート電極用第１ポリシリコン膜１６およびトンネル酸化膜用絶縁膜１４をエッチングしてパターニングすることにより、第１ゲート電極パターンを形成する。
前記第１ゲート電極パターンの中でも、前記セル領域にはセルトランジスタＣＴ、ＳＳＬ用ゲート電極パターンおよびＤＳＬ用ゲート電極パターンが形成され、前記周辺回路領域（図示せず）には周辺回路用ゲート電極パターン（図示せず）が形成される。
その後、前記第１ゲート電極パターンＣＴ、ＳＳＬ、ＤＳＬをイオン注入用マスクとしてイオン注入工程を行い、前記半導体基板１０内の所定の領域に第１接合領域（第１イオン注入領域）２４を形成する。
図３を参照すると、前記形成されたセルトランジスタＣＴ、ＳＳＬ用ゲート電極パターン（ＳＳＬ）およびＤＳＬ用ゲート電極パターン（ＤＳＬ）の全面にスペーサ用酸化膜を形成し、前記スペーサ用酸化膜にエッチバック工程を行い、スペーサ２６を形成する。
前記スペーサ２６は、酸化膜で形成するが、前記第２ポリシリコン膜の上部にタングステン膜の代わりに犠牲窒化膜２２を形成したため、タングステン膜の異常酸化を防止することができる。すなわち、犠牲窒化膜の代わりにタングステン膜が形成された場合、タングステン膜形成の後にスペーサ形成用酸化膜を形成するための熱処理工程の際にタングステン膜の露出によりタングステン異常酸化が発生するが、前記タングステン膜の代わりに犠牲窒化膜を使用したため、前記タングステン異常酸化を防止することができる。
一方、前記スペーサ２６は、第１ゲート電極パターン間の間隔が狭い領域、すなわちセルトランジスタＣＴ間の領域には完全に埋め込まれ、第１ゲート電極パターン間の間隔が広い領域、すなわちＳＳＬ用ゲート電極パターンＳＳＬとＳＳＬ用ゲート電極パターンＳＳＬとの間の領域には第１ゲート電極パターンの側壁にのみ形成される。
次いで、前記第１ゲート電極パターンおよびスペーサ２６をイオン注入用マスクとしてイオン注入工程を行い、前記第１接合領域２４の形成された半導体基板１０内の所定の領域に第２接合領域（第２イオン注入領域）２８を形成する。
図４を参照すると、前記結果物の全面に埋め込み用酸化膜３０を形成し、前記犠牲窒化膜２２が露出するまでＣＭＰ工程のような平坦化工程を行う。
前記埋め込み用酸化膜３０の形成後に平坦化工程を行うと、側壁にのみスペーサ２６が形成された、セルトランジスタＣＴ間の間隔より相対的に広いＳＳＬ用ゲート電極パターンとＳＳＬ用ゲート電極パターン間の領域には、前記埋め込み用酸化膜３０が埋め込まれて充填される。
前記埋め込み用酸化膜３０は、以後の犠牲窒化膜２２の除去工程の際に窒化膜に対する酸化膜の選択比が優れるため使用される。
前記犠牲窒化膜２２は、前記埋め込み用絶縁膜３０の平坦化工程の際に研磨阻止層として使用される。
図５を参照すると、前記工程により露出した前記犠牲窒化膜２２を除去する工程を行う。前記犠牲窒化膜２２の除去により定められた領域に以後の工程によってタングステン膜を形成するが、前記タングステン膜が形成されても前記タングステン膜の異常酸化が発生しうる工程、すなわち酸化膜スペーサの形成が完了した後、タングステン膜が形成される。
前記犠牲窒化膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われるが、前記リン酸は、犠牲窒化膜２２の除去の際に隣接した埋め込み用酸化膜との選択的除去が容易である。これは、隣接した埋め込み用酸化膜３０、スペーサ２６およびパターニングされた第２ポリシリコン膜によりタングステン膜が形成されるべき領域、すなわちトレンチが定められた後、トレンチに金属膜たるタングステン膜が埋め込まれるので、一種のダマシン工程によってタングステン膜のゲート電極パターンが形成されるものと思われる。
図６を参照すると、前記犠牲窒化膜の除去された領域が含まれた結果物の全面にタングステン膜を形成し、前記埋め込み用酸化膜３０とセルトランジスタとの間に形成されたスペーサ２６が露出するまでＣＭＰ工程のような平坦化工程を行い、第２ポリシリコン膜上にタングステン膜３２が積層された第２ゲート電極パターンの形成工程を完了する。
前記タングステン膜３２は、３００〜６００Å程度の厚さに形成する。
前記６００〜１５００Å程度の厚さに形成された犠牲窒化膜２２は、後続の工程が行われながら所定の厚さがエッチされ、犠牲窒化膜が除去されて定められた領域には、厚さ３００〜６００Å程度のタングステン膜が形成されるべき領域が残存する。
本発明によれば、前記犠牲窒化膜の除去により定められた領域にタングステン膜を形成し、第２ポリシリコン膜上にタングステン膜が積層されたゲート電極パターンの形成工程を完了することにより、タングステン膜の形成後に行われる工程によって発生するタングステン異常酸化を防止することができてゲート電極のプロファイル損傷を防止し、素子の特性向上をもたらす。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、当該技術分野で通常の知識を有する者には明白なことである。また、このような変形又は変更が本発明の特許請求の範囲に属するのは当たり前のことである。
本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。 本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。 本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。 本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。 本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。 本発明に係る半導体素子のゲート電極パターン形成方法を説明するための断面図である。
符号の説明
２２ 犠牲窒化膜
２６ スペーサ
３０ 埋め込み用酸化膜
３２ タングステン膜

Claims (20)

  1. 半導体基板上に第１導電膜、誘電膜、第２導電膜および犠牲膜で積層形成された複数の第１ゲート電極パターンを形成する段階と、
    前記第１ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、
    前記犠牲膜を除去し、前記埋め込み用絶縁膜および前記第２導電膜で取り囲んで定められたトレンチを形成する段階と、
    前記トレンチの内部に金属膜を形成して、前記第２導電膜の上部に前記金属膜が積層形成された複数の第２ゲート電極パターンを形成する段階とを含むことを特徴とする半導体素子のゲート電極パターン形成方法。
  2. 前記犠牲膜は、前記金属膜が形成されるべき領域を前記第１ゲート電極パターン形成の際に定める膜質であることを特徴とする請求項１に記載の半導体素子のゲート電極パターン形成方法。
  3. 前記犠牲膜は、窒化膜であることを特徴とする請求項１または２に記載の半導体素子のゲート電極パターン形成方法。
  4. 前記犠牲膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われることを特徴とする請求項１に記載の半導体素子のゲート電極パターン形成方法。
  5. 前記埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成することを特徴とする請求項１に記載の半導体素子のゲート電極パターン形成方法。
  6. 前記埋め込み用絶縁膜は、酸化膜で形成することを特徴とする請求項１または５に記載の半導体素子のゲート電極パターン形成方法。
  7. 前記埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われることを特徴とする請求項１または５に記載の半導体素子のゲート電極パターン形成方法。
  8. 前記金属膜は、タングステン膜であることを特徴とする請求項１に記載の半導体素子のゲート電極パターン形成方法。
  9. 前記第１導電膜または前記第２導電膜は、ポリシリコン膜であることを特徴とする請求項１に記載の半導体素子のゲート電極パターン形成方法。
  10. 半導体基板上に第１導電膜、誘電膜、第２導電膜および犠牲膜が積層形成された、第１間隔および前記第１間隔より広い第２間隔を持つ複数の第１ゲート電極パターンを形成する段階と、
    前記第１間隔を持つ前記第１ゲート電極パターンの間には埋め込まれるようにし、前記第２間隔を持つ前記第１ゲート電極パターンの間には側壁にのみ蒸着されるようにする第１埋め込み用絶縁膜を形成する段階と、
    前記スペーサが側壁に形成された、前記第２間隔を持つ前記第１ゲート電極パターンの間に第２埋め込み用絶縁膜を形成して埋め込む段階と、
    前記犠牲膜を除去し、前記第１埋め込み用絶縁膜および前記第２導電膜で取り囲んで定められたトレンチを形成する段階と、
    前記トレンチの内部に金属膜を形成して、前記第２導電膜の上部に前記金属膜が積層形成された複数の第２ゲート電極パターンを形成する段階とを含むことを特徴とする半導体素子のゲート電極パターン形成方法。
  11. 前記犠牲膜は、前記金属膜が形成されるべき領域を前記第１ゲート電極パターン形成の際に定める膜質であることを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  12. 前記犠牲膜は、窒化膜であることを特徴とする請求項１０または１１に記載の半導体素子のゲート電極パターン形成方法。
  13. 前記犠牲膜の除去工程は、リン酸（Ｈ３ＰＯ４）含有溶液を用いて行われることを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  14. 前記第１または第２埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成することを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  15. 前記第１または第２埋め込み用絶縁膜は、酸化膜で形成することを特徴とする請求項１４に記載の半導体素子のゲート電極パターン形成方法。
  16. 前記第１または第２埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われることを特徴とする請求項１５に記載の半導体素子のゲート電極パターン形成方法。
  17. 前記金属膜は、タングステン膜であることを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  18. 前記第１ゲート電極パターンを形成した後、前記第１ゲート電極パターンをイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第１イオン注入領域を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  19. 前記第１埋め込み用絶縁膜を形成した後、前記第１ゲート電極パターンおよび前記第１埋め込み用絶縁膜をイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第２イオン注入領域を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
  20. 前記第１導電膜または前記第２導電膜は、ポリシリコン膜であることを特徴とする請求項１０に記載の半導体素子のゲート電極パターン形成方法。
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