JP2006253643A - 半導体素子のゲート電極パターン形成方法 - Google Patents
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Abstract
【解決手段】半導体基板上に第1導電膜、誘電膜、第2導電膜および犠牲膜で積層形成された複数の第1ゲート電極パターンを形成する段階と、前記第1ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、前記犠牲膜を除去し、前記埋め込み用絶縁膜および前記第2導電膜で取り囲んで定義されたトレンチを形成する段階と、前記トレンチの内部に金属膜を形成して、前記第2導電膜の上部に前記金属膜が積層形成された複数の第2ゲート電極パターンを形成する段階とを含む。
【選択図】図5
Description
26 スペーサ
30 埋め込み用酸化膜
32 タングステン膜
Claims (20)
- 半導体基板上に第1導電膜、誘電膜、第2導電膜および犠牲膜で積層形成された複数の第1ゲート電極パターンを形成する段階と、
前記第1ゲート電極パターンの間に埋め込み用絶縁膜を形成する段階と、
前記犠牲膜を除去し、前記埋め込み用絶縁膜および前記第2導電膜で取り囲んで定められたトレンチを形成する段階と、
前記トレンチの内部に金属膜を形成して、前記第2導電膜の上部に前記金属膜が積層形成された複数の第2ゲート電極パターンを形成する段階とを含むことを特徴とする半導体素子のゲート電極パターン形成方法。 - 前記犠牲膜は、前記金属膜が形成されるべき領域を前記第1ゲート電極パターン形成の際に定める膜質であることを特徴とする請求項1に記載の半導体素子のゲート電極パターン形成方法。
- 前記犠牲膜は、窒化膜であることを特徴とする請求項1または2に記載の半導体素子のゲート電極パターン形成方法。
- 前記犠牲膜の除去工程は、リン酸(H3PO4)含有溶液を用いて行われることを特徴とする請求項1に記載の半導体素子のゲート電極パターン形成方法。
- 前記埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成することを特徴とする請求項1に記載の半導体素子のゲート電極パターン形成方法。
- 前記埋め込み用絶縁膜は、酸化膜で形成することを特徴とする請求項1または5に記載の半導体素子のゲート電極パターン形成方法。
- 前記埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われることを特徴とする請求項1または5に記載の半導体素子のゲート電極パターン形成方法。
- 前記金属膜は、タングステン膜であることを特徴とする請求項1に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1導電膜または前記第2導電膜は、ポリシリコン膜であることを特徴とする請求項1に記載の半導体素子のゲート電極パターン形成方法。
- 半導体基板上に第1導電膜、誘電膜、第2導電膜および犠牲膜が積層形成された、第1間隔および前記第1間隔より広い第2間隔を持つ複数の第1ゲート電極パターンを形成する段階と、
前記第1間隔を持つ前記第1ゲート電極パターンの間には埋め込まれるようにし、前記第2間隔を持つ前記第1ゲート電極パターンの間には側壁にのみ蒸着されるようにする第1埋め込み用絶縁膜を形成する段階と、
前記スペーサが側壁に形成された、前記第2間隔を持つ前記第1ゲート電極パターンの間に第2埋め込み用絶縁膜を形成して埋め込む段階と、
前記犠牲膜を除去し、前記第1埋め込み用絶縁膜および前記第2導電膜で取り囲んで定められたトレンチを形成する段階と、
前記トレンチの内部に金属膜を形成して、前記第2導電膜の上部に前記金属膜が積層形成された複数の第2ゲート電極パターンを形成する段階とを含むことを特徴とする半導体素子のゲート電極パターン形成方法。 - 前記犠牲膜は、前記金属膜が形成されるべき領域を前記第1ゲート電極パターン形成の際に定める膜質であることを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記犠牲膜は、窒化膜であることを特徴とする請求項10または11に記載の半導体素子のゲート電極パターン形成方法。
- 前記犠牲膜の除去工程は、リン酸(H3PO4)含有溶液を用いて行われることを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1または第2埋め込み用絶縁膜は、前記犠牲膜除去工程の際に前記犠牲膜に対して優れた選択比を持つ膜質で形成することを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1または第2埋め込み用絶縁膜は、酸化膜で形成することを特徴とする請求項14に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1または第2埋め込み用絶縁膜の形成は、前記金属膜の損傷が防止されるように前記金属膜形成工程の前に行われることを特徴とする請求項15に記載の半導体素子のゲート電極パターン形成方法。
- 前記金属膜は、タングステン膜であることを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1ゲート電極パターンを形成した後、前記第1ゲート電極パターンをイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第1イオン注入領域を形成する段階をさらに含むことを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1埋め込み用絶縁膜を形成した後、前記第1ゲート電極パターンおよび前記第1埋め込み用絶縁膜をイオン注入マスクとしてイオン注入工程を行い、前記半導体基板の内部に第2イオン注入領域を形成する段階をさらに含むことを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
- 前記第1導電膜または前記第2導電膜は、ポリシリコン膜であることを特徴とする請求項10に記載の半導体素子のゲート電極パターン形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050019643A KR100580118B1 (ko) | 2005-03-09 | 2005-03-09 | 반도체 소자의 게이트 전극 패턴 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006253643A true JP2006253643A (ja) | 2006-09-21 |
Family
ID=36971555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005353312A Pending JP2006253643A (ja) | 2005-03-09 | 2005-12-07 | 半導体素子のゲート電極パターン形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7544564B2 (ja) |
JP (1) | JP2006253643A (ja) |
KR (1) | KR100580118B1 (ja) |
CN (1) | CN1832134B (ja) |
TW (1) | TWI287834B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014154579A (ja) * | 2013-02-05 | 2014-08-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Families Citing this family (4)
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KR20120002832A (ko) | 2010-07-01 | 2012-01-09 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 형성방법 |
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TWI675456B (zh) * | 2018-05-11 | 2019-10-21 | 華邦電子股份有限公司 | 記憶體裝置的形成方法 |
CN110034014A (zh) * | 2019-04-18 | 2019-07-19 | 上海华力微电子有限公司 | 一种nand闪存栅极结构顶部氧化硅膜层的去除方法 |
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JPS61163660A (ja) | 1985-01-14 | 1986-07-24 | Seiko Epson Corp | 半導体記憶素子 |
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JP2005044844A (ja) | 2003-07-23 | 2005-02-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR100615585B1 (ko) | 2004-09-09 | 2006-08-25 | 삼성전자주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
-
2005
- 2005-03-09 KR KR1020050019643A patent/KR100580118B1/ko not_active IP Right Cessation
- 2005-12-07 JP JP2005353312A patent/JP2006253643A/ja active Pending
- 2005-12-09 US US11/297,885 patent/US7544564B2/en not_active Expired - Fee Related
- 2005-12-16 TW TW094144923A patent/TWI287834B/zh not_active IP Right Cessation
-
2006
- 2006-02-10 CN CN2006100044081A patent/CN1832134B/zh not_active Expired - Fee Related
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---|---|
KR100580118B1 (ko) | 2006-05-12 |
TWI287834B (en) | 2007-10-01 |
CN1832134B (zh) | 2011-05-11 |
US20060205160A1 (en) | 2006-09-14 |
TW200633031A (en) | 2006-09-16 |
CN1832134A (zh) | 2006-09-13 |
US7544564B2 (en) | 2009-06-09 |
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A621 | Written request for application examination |
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