KR101001466B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR101001466B1
KR101001466B1 KR1020070021776A KR20070021776A KR101001466B1 KR 101001466 B1 KR101001466 B1 KR 101001466B1 KR 1020070021776 A KR1020070021776 A KR 1020070021776A KR 20070021776 A KR20070021776 A KR 20070021776A KR 101001466 B1 KR101001466 B1 KR 101001466B1
Authority
KR
South Korea
Prior art keywords
film
patterning
dielectric
conductive
gate
Prior art date
Application number
KR1020070021776A
Other languages
English (en)
Other versions
KR20080081581A (ko
Inventor
이인노
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070021776A priority Critical patent/KR101001466B1/ko
Priority to US11/962,058 priority patent/US8026139B2/en
Publication of KR20080081581A publication Critical patent/KR20080081581A/ko
Application granted granted Critical
Publication of KR101001466B1 publication Critical patent/KR101001466B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되고, 상기 소자 분리막을 포함한 상기 제1 도전막 상에는 유전체막, 컨트롤 게이트용 제2 도전막 및 게이트 하드 마스크가 형성된 반도체 기판이 제공되는 단계, 상기 게이트 하드 마스크를 식각 마스크로 사용하여 상기 제2 도전막을 패터닝하는 단계, 상기 유전체막이 식각되면서 노출되는 상기 제1 도전막도 함께 식각되도록 상기 유전체막을 패터닝하는 단계, 및 잔류하는 상기 제1 도전막을 상기 게이트 하드 마스크의 패턴에 따라 패터닝하는 단계를 포함함으로써, 게이트 패터닝 시 플로팅 게이트 간 마이크로 브릿지(micro bridge)를 방지하여 인접한 셀 간의 2비트 페일(2bit fail)을 개선할 수 있다.
게이트 패터닝, 마이크로 브릿지, 식각 선택비, ONO 패터닝

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1은 본 발명에 따른 비휘발성 메모리 소자의 게이트 식각 후의 레이 아웃도이다.
도 2a 내지 도 2e는 도 1을 선 A-A'로 절취한 단면도의 게이트 식각 공정을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
도 3a 내지 도 3e는 도 1을 선 B-B'로 절취한 단면도의 게이트 식각 공정을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 트렌치 108 : 소자 분리막
110 : 유전체막 112 : 폴리실리콘막
114 : 금속 실리사이드층 116 : 제2 도전막
118 : 산화막 120 : 아모퍼스 카본막
122 : 실리콘 산화질화막 124 : 난반사 방지막
126 : 게이트 하드 마스크 128 : 포토레지스트 패턴
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 게이트 패터닝 시 플로팅 게이트 간 마이크로 브릿지(micro bridge)를 방지할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자의 게이트를 형성하기 위해서는 반도체 기판 상에 터널 절연막 및 플로팅 게이트용 제1 폴리실리콘막을 적층한 후 SA-STI(Self-Aligned Shallow Trench Isolation)의 소자 분리 공정을 통해 제1 폴리실리콘막 및 터널 절연막을 1차 패터닝하면서 소자 분리 영역에 트렌치를 형성하고, 트렌치를 절연 물질로 채워 소자 분리막을 형성하고, 계속해서, 패터닝된 제1 폴리실리콘막과 소자 분리막 상에 ONO 적층 구조의 유전체막, 컨트롤 게이트용 제2 폴리실리콘막 및 하드 마스크를 순차적으로 적층한 후, 소자 분리막과 교차되는 포토레지스트 패턴을 이용한 식각으로 하드 마스크를 식각하고, 식각된 하드 마스크를 이용한 식각으로 제2 폴리실리콘막, ONO 유전체막 및 패터닝된 제1 폴리실리콘막을 2차 패터닝하여 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어지는 게이트를 형성하였다.
그러나, 게이트 형성 과정에서 제1 폴리실리콘막이 완전히 제거되지 않고 미 세한 폴리 잔류물(residue)이 남아서 플로팅 게이트 간 마이크로 브릿지(micro bridge)를 유발시키고 있다. 특히, 이러한 마이크로 브릿지는 대부분 최종 게이트 식각 후 잔류된 ONO 유전체막의 주변에서 발생하고 있으며, 이러한 현상은 잔류된 유전체막의 높이가 높을 경우 그 빈도가 많아진다.
상술한 문제점을 해결하기 위하여 ONO 유전체막의 목표 식각 두께를 증가시킴으로써 개선될 수 있으나, 유전체막의 목표 식각 두께가 증가할 경우 활성 영역의 어택 마진(attack margin)이 감소하는 문제를 유발시키게 된다. 이러한 마이크로 브릿지는 인접한 셀 간의 정보 구분이 않되는 2비트 페일(2bit fail)을 발생시켜 제품 수율을 떨어뜨리는 요인이 된다.
본 발명은 게이트 식각 시 플로팅 게이트 간 마이크로 브릿지(micro bridge)를 방지하여 인접한 셀 간의 2비트 페일(2bit fail)을 개선할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되고, 소자 분리막을 포함한 제1 도전막 상에는 유전체막, 컨트롤 게이트용 제2 도전막 및 게이트 하드 마스크가 형성된 반 도체 기판이 제공되는 단계, 게이트 하드 마스크를 식각 마스크로 사용하여 제2 도전막을 패터닝하는 단계, 유전체막이 식각되면서 노출되는 제1 도전막도 함께 식각되도록 유전체막을 패터닝하는 단계, 및 잔류하는 제1 도전막을 게이트 하드 마스크의 패턴에 따라 패터닝하는 단계를 포함한다.
상기에서, 제1 도전막은 폴리실리콘막으로 형성되며, 300 내지 2000Å의 두께로 형성된다. 유전체막은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성된다.
유전체막은 ONO막 대 폴리실리콘막의 선택비를 1:1 내지 3:1로 하여 패터닝하며, 소스 파워는 0 내지 300W로 하고, 바이어스 파워는 100 내지 500W로 하여 패터닝한다. 유전체막은 등방성(isotropic)으로 식각되도록 3 내지 15mTorr의 압력에서 CF4/He 또는 CF4/Ar의 식각 가스를 이용하여 패터닝한다. 유전체막 패터닝 공정은 제1 도전막의 측벽에 100 내지 300Å의 두께와 50 내지 150Å 폭의 유전체막이 잔류되도록 실시한다. 유전체막 패터닝 공정시 제1 도전막은 제1 도전막 전체 두께의 1/2 내지 4/5가 함께 식각된다.
잔류된 제1 도전막은 폴리실리콘막이 ONO막에 대해 50:1 내지 150:1의 식각 선택비를 갖도록 패터닝한다. 잔류된 제1 도전막은 10 내지 50mTorr의 압력에서 소스 파워 대 바이어스 파워의 비율을 1:1 내지 2:1로 하고, HBr/O2의 반응 가스를 사용하여 패터닝한다. 잔류된 제1 도전막 패터닝 시 잔류된 ONO막의 높이가 200Å가 넘지 않도록 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1은 본 발명에 따른 비휘발성 메모리 소자의 게이트 식각 후의 레이 아웃도이고, 도 2a 내지 도 2e는 도 1을 선 A-A'로 절취한 단면도의 게이트 식각 공정을 설명하기 위하여 공정 순서대로 도시한 단면도들이며, 도 3a 내지 도 3e는 도 1을 선 B-B'로 절취한 단면도의 게이트 식각 공정을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)의 활성 영역에는 일정 간격 이격되어 복수개의 플로팅 게이트(104a)가 형성되고, 소자 분리 영역에는 소자 분리막(108)이 형성된다. 소자 분리막(108)과 교차하여 플로팅 게이트(104a) 및 소자 분리막(108) 상에는 컨트롤 게이트(116a)가 형성된다. 이때, 플로팅 게이트(104a)와 컨트롤 게이트(116a)는 유전체막의 의해 격리된다. 상기의 구조로 이루어진 비휘발성 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 2a 및 도 3a를 참조하면, 소자 분리 영역에는 소자 분리막(108)이 형성되고, 활성 영역에는 터널 절연막(102) 및 플로팅 게이트용 제1 도전막(104)이 형성되고, 소자 분리막(108)을 포함한 제1 도전막(104) 상에는 유전체막(110), 컨트롤 게이트용 제2 도전막(116) 및 게이트 하드 마스크(126)가 형성된 반도체 기판(100)이 제공된다. 구체적으로 예를들면, 반도체 기판(100) 상에 터널 절연막(102), 제1 도전막(104) 및 하드 마스크(미도시)가 순차적으로 적층된 후, 소자 분리 영역에 형성된 포토레지스트 패턴(미도시)을 이용한 식각 공정으로 하드 마스크, 제1 도전막(104) 및 터널 절연막(102)의 소자 분리 영역이 식각되고, 계속해서 반도체 기판(100)의 소자 분리 영역이 식각되어 트렌치(106)가 형성된다. 이렇게, 트렌치(106)는 제1 도전막(104)과 트렌치(106)를 한 번에 구현하는 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정으로 형성되는 것이 바람직하다. 여기서, 포토레지스트 패턴은 하드 마스크 상에 포토레지스트를 도포하여 포토레지스트막을 형성한 후 기 설계된 마스크를 이용한 노광 및 현상으로 형성된다. 이후, 포토레지스트 패턴이 제거된다. 그런 다음, 트렌치(106)를 포함한 하드 마스크 상에 절연 물질을 증착하여 트렌치(106)를 채우는 절연막(미도시)이 형성된 후 하드 마스크의 표면이 노출되는 시점까지 절연막이 평탄화되고, 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하기 위하여 제1 도전막(104)의 외벽이 노출되도록 절연막이 식각된다. 이후, 하드 마스크가 제거된다. 이로써, 활성 영역에 터널 산화막(102) 및 제1 도전막(104)이 형성되고, 소자 분리 영역의 트렌치(106) 내부에는 트렌치(106)를 채우는 소자 분리막(108)이 형성된다.
여기서, 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성될 수 있고, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 제1 도전막(104)은 비활성 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다. 제1 도전막(104)은 300 내지 2000Å의 두께로 형성된다. 하드 마스크는 버퍼 산화막 및 실리콘 질화막의 적층막으로 형성될 수 있다.
이어서, 소자 분리막(108)을 포함한 제1 도전막(104) 상에 유전체막(110), 제2 도전막(116) 및 게이트 하드 마스크(126)가 형성된다. 유전체막(110)은 산화막-질화막-산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성된다. 제2 도전막(116)은 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막 또는 폴리실리콘막과 금속 실리사이드층의 적층막으로 형성될 수 있으며, 바람직하게 폴리실리콘막으로 형성된다. 더욱 바람직하게는, 제2 도전막(116)은 폴리실리콘막(112)과 금속 실리사이드층(114)의 적층막으로 형성될 수 있다. 제2 도전막(116)이 형성된 후에는 에치백(etchback) 공정으로 제2 도전막(116)을 평탄화한다. 게이트 하드 마스크(126)는 하드 마스크용 산화막(118), 아모퍼스 카본막(amorphous Carbon layer; 120), 실리콘 산화질화막(SiON, 122) 및 난반사 방지막(Anti Reflective Coating Layer; ARC, 124)의 적층 구조로 형성될 수 있다. 난반사 방지막(124) 상에는 소자 분리막(108)과 교차되어 일정 간격 이격된 포토레지스트 패턴(128)이 형성된다.
도 2b 및 도 3b를 참조하면, 포토레지스트 패턴(128)을 이용한 식각 공정으로 게이트 하드 마스크(126)의 난반사 방지막(124) 및 실리콘 산화질화막(122)을 패터닝하고, 포토레지스트 패턴(128)을 제거한다. 계속해서, 패터닝된 난반사 방지막(124) 및 실리콘 산화질화막(122)을 식각 마스크로 하여 아모퍼스 카본막(120) 및 산화막(118)을 패터닝한다. 이 과정에서 난반사 방지막(124) 및 실리콘 산화질 화막(122)이 제거될 수 있으며, 제거되지 않은 경우 식각 공정을 이용하여 제거한다. 이때, 패터닝된 게이트 하드 마스크(126)가 형성되지 않은 영역에서는 제2 도전막(116)의 금속 실리사이드층(114)의 표면이 노출된다.
도 2c 및 도 3c를 참조하면, 패터닝된 아모퍼스 카본막(120) 및 산화막(118)을 식각 마스크로 하여 제2 도전막(116)을 패터닝한다. 이로써, 제2 도전막(116)으로 이루어지는 컨트롤 게이트(116a)가 형성되며, 게이트 하드 마스크(126)가 형성되지 않은 영역의 제2 도전막(116)은 제거되어 유전체막(110)의 표면이 노출된다
도 2d 및 도 3d를 참조하면, 게이트 하드 마스크(126) 및 컨트롤 게이트(116a)를 식각 마스크로 하여 유전체막(110)을 식각하여 제1 도전막(104)을 노출시킨다. 이때 유전체막(110)을 완전히 제거하는 것이 바람직하지만 그러하지 못할 경우 제1 도전막(104)의 측벽에 잔류되는 유전체막(110)의 두께가 100 내지 300Å되도록 하고 폭이 50 내지 150Å되도록 한다. 유전체막(110) 식각 공정시 노출되는 제1 도전막(104)도 제1 도전막(104) 전체 두께의 1/2 내지 4/5만큼 함께 식각되도록 유전체막(110)을 패터닝한다.
여기서, 유전체막(110)의 식각은 건식 식각(dry etch) 공정으로 실시하며, 제1 도전막(104)의 폴리실리콘막보다 유전체막(110)의 ONO막에 대한 식각 속도가 빠르고 등방성(isotropic) 식각 특성이 강한 공정조건을 사용한다.
구체적으로, ONO 유전체막(110) 식각 시 소스 파워(source power)는 낮추고, 바이어스 파워(bias power)는 높여줌으로써 ONO막 대 폴리실리콘막의 식각 선택비를 1:1 내지 3:1로 하여 폴리실리콘막보다 ONO막에 대한 식각비를 빠르게 하며, 이때, 소스 파워는 0 내지 300W로 하고, 바이어스 파워는 100 내지 500W로 한다. 또한, ONO 유전체막(110) 식각 시 등방성 식각 특성을 강화하기 위하여 3 내지 15mTorr의 낮은 압력에서 CF4/He 또는 CF4/Ar 등의 식각 가스를 이용한다.
이로써, ONO막 대 폴리실리콘막의 선택비를 1:1 내지 3:1 정도로 확보하므로 ONO 유전체막(110)과 폴리실리콘막의 제1 도전막(104)이 동시에 식각되며, 특히 도 3d와 같이 ONO 유전체막(110)의 손실(loss)이 수평, 수직 방향으로 발생되어 제1 도전막(104)은 폴리실리콘막의 손실이 적으면서 가장 자리가 경사지고, 제1 도전막(104)의 측벽에는 두께가 얇고 폭이 좁은 유전체막(110)이 잔류된다.
이때, 유전체막(110)을 완전히 제거하는 것이 바람직하지만 그러하지 못할 경우 잔류된 유전체막(110)은 두께가 100 내지 300Å, 폭이 50 내지 150Å가 되도록 하여 이후에 진행될 잔류된 제1 도전막(104) 식각 과정에서 소자 분리막(108) 경계면의 활성 영역은 보호하면서 폴리 잔류물의 제거는 유리하게 한다.
이렇듯, 제1 도전막(104)의 측벽에 잔류된 유전체막(110)의 두께를 낮추고, 폭을 얇게 함으로써, 후속한 공정에서 잔류된 제1 도전막(104) 식각 시 폴리 잔류물 제거에 유리한 프로파일을 형성시켜 마이크로 브릿지(micro bridge)를 개선할 수 있다.
또한, 잔류된 유전체막(110)의 두께가 얇아 후속한 제1 도전막(104) 식각 시 폴리실리콘막보다 ONO막의 식각 선택비가 높음에도 불구하고 상대적으로 유전체막(110)이 적게 식각되더라도 두께가 더 낮아지는 효과를 볼 수 있게 된다.
도 2e 및 도 3e를 참조하면, 잔류하는 제1 도전막(104)을 게이트 하드 마스크(126)의 식각된 산화막(118), 컨트롤 게이트(116a) 및 식각된 유전체막(110)을 식각 마스크로 하여 게이트 하드 마스크(126)의 패턴에 따라 패터닝한다.
잔류된 제1 도전막(104)의 식각 시 폴리실리콘막이 ONO막에 대해 50:1 내지 150:1의 높은 식각 선택비를 갖도록 하며, 10 내지 50mTorr의 중간 압력에서 소스 파워(source power) 대 바이어스 파워(bias power)의 비율을 1:1 내지 2:1 정도로 비교적 낮춘 상태에서 HBr/O2의 반응 가스를 사용하여 실시한다. 이때, 최종적으로 제1 도전막(104) 식각 후 잔류된 유전체막(110)의 두께가 200Å가 넘지 않도록 한다.
이로써, 도 2e와 같이 제1 도전막(104)이 패터닝되어 수직한 프로파일을 갖는 플로팅 게이트(104a)가 형성되어, 게이트 하드 마스크(126)가 형성되는 영역에는 터널 절연막(102), 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 유전체막(110) 및 제2 도전막(116)으로 이루어지는 컨트롤 게이트(116a)가 적층된 게이트(미도시)가 형성된다.
한편, 게이트 하드 마스크(126)의 산화막(118)이 형성되지 않은 영역에는 소자 분리막(108) 지역까지의 모든 폴리실리콘막이 완전히 제거되어 플로팅 게이트(104a) 간 폴리 잔류물에 기인한 마이크로 브릿지(micro bridge)를 개선할 수 있고, 이를 통해 인접한 셀 간의 2비트 페일(2bit fail)을 개선하여 제품 수율을 향상시킬 수 있다.
그리고, 게이트 식각 시 유도 커플링 플라즈마(Inductive Coupling Plasma; ICP) 타입의 장비에서 제2 도전막(116), 유전체막(110) 및 제1 도전막(104)을 인- 시튜(in-situ)로 식각할 수도 있다.
본 발명은 비휘발성 메모리 소자 뿐만 아니라 유사한 구조를 갖는 모든 반도체 제조에 사용될 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 게이트 패터닝 과정 중 ONO 유전체막의 패터닝 시 ONO막에 대한 식각비를 폴리실리콘막보다 빠르게 하고, 등방성 식각함으로써, 플로팅 게이트용 도전막의 측벽에 잔류된 유전체막의 두께를 낮추면서 폭을 얇게하여 후속한 잔류된 플로팅 게이트용 도전막 패터닝 시 폴리 잔류물을 수월하게 제거함에 따라 플로팅 게이트 간 마이크로 브릿지를 개선하여 인접한 셀 간의 2비트 페일(2bit fail)을 개선할 수 있고, 이를 통해 제품 수율을 향상시킬 수 있다.

Claims (13)

  1. 소자 분리 영역에 형성된 소자 분리막, 활성 영역에 형성된 터널 절연막 및 플로팅 게이트용 제1 도전막, 상기 소자 분리막 및 상기 제1 도전막의 표면을 따라 형성된 유전체막, 상기 유전체막을 포함한 전체 구조 상에 형성된 컨트롤 게이트용 제2 도전막 및 게이트 하드 마스크막을 포함하는 반도체 기판이 제공되는 단계;
    상기 게이트 하드 마스크를 식각 마스크로 사용하여 상기 제2 도전막을 패터닝하는 단계;
    상기 제1 도전막의 상부가 함께 식각되도록 상기 유전체막을 패터닝하여 제거하되, 상기 제1 도전막의 측벽에 상기 유전체막의 일부가 잔류하는 단계; 및
    잔류하는 상기 제1 도전막을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 폴리실리콘막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 폴리실리콘막은 300 내지 2000Å의 두께로 형성되는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막이 적층된 ONO막 구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 유전체막을 패터닝하는 단계는 상기 유전체막과 상기 제1 도전막의 식각 선택비를 1:1 내지 3:1로 조절하여 패터닝하는 비휘발성 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전체막을 패터닝하는 단계는 소스 파워를 0 내지 300W로 하고, 바이어스 파워를 100 내지 500W로 하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 유전체막을 패터닝하는 단계는 등방성(isotropic) 식각이 되도록 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전체막을 패터닝하는 단계는 3 내지 15mTorr의 압력에서 CF4/He 또는 CF4/Ar의 식각 가스를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 유전체막의 패터닝 단계에서 상기 제1 도전막의 측벽에 100 내지 300Å의 두께와 50 내지 150Å 폭의 상기 유전체막이 잔류되는 비휘발성 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 유전체막의 패터닝 단계에서 상기 제1 도전막의 1/2 내지 4/5의 두께가 함께 식각되는 비휘발성 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    잔류하는 상기 제1 도전막을 패터닝하는 단계는 상기 제1 도전막과 상기 유전체막의 식각 선택비를 50:1 내지 150:1로 조절하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    잔류하는 상기 제1 도전막을 패터닝하는 단계는 10 내지 50mTorr의 압력에서 소스 파워 대 바이어스 파워의 비율을 1:1 내지 2:1로 하고, HBr/O2의 반응 가스를 사용하여 패터닝하는 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    잔류하는 상기 제1 도전막을 패터닝하는 단계는 잔류된 상기 유전체막의 두께가 200Å가 넘지 않도록 하는 비휘발성 메모리 소자의 제조 방법.
KR1020070021776A 2007-03-06 2007-03-06 비휘발성 메모리 소자의 제조 방법 KR101001466B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070021776A KR101001466B1 (ko) 2007-03-06 2007-03-06 비휘발성 메모리 소자의 제조 방법
US11/962,058 US8026139B2 (en) 2007-03-06 2007-12-20 Method of fabricating a non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070021776A KR101001466B1 (ko) 2007-03-06 2007-03-06 비휘발성 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080081581A KR20080081581A (ko) 2008-09-10
KR101001466B1 true KR101001466B1 (ko) 2010-12-14

Family

ID=39742074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070021776A KR101001466B1 (ko) 2007-03-06 2007-03-06 비휘발성 메모리 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8026139B2 (ko)
KR (1) KR101001466B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912992B1 (ko) * 2007-10-29 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
US8383515B2 (en) * 2010-11-16 2013-02-26 Macronix International Co., Ltd. Methodology for wordline short reduction
US20150093863A1 (en) * 2013-09-30 2015-04-02 Anirban Roy Method of making a floating gate non-volatile memory (nvm) with breakdown prevention
CN105719981B (zh) * 2014-12-04 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615585B1 (ko) 2004-09-09 2006-08-25 삼성전자주식회사 반도체 소자의 게이트 패턴 형성방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330045A (ja) * 1998-05-08 1999-11-30 Nec Corp 酸化膜及びシリコン層の積層膜のエッチング方法
JP3314807B2 (ja) * 1998-11-26 2002-08-19 日本電気株式会社 半導体装置の製造方法
KR20010055526A (ko) 1999-12-10 2001-07-04 윤종용 비휘발성 메모리 장치의 게이트 식각방법
KR100396470B1 (ko) * 2001-02-19 2003-09-03 삼성전자주식회사 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법
KR100562674B1 (ko) * 2003-11-03 2006-03-20 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR101055757B1 (ko) 2004-07-12 2011-08-11 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 형성 방법
KR100620232B1 (ko) 2004-12-31 2006-09-08 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615585B1 (ko) 2004-09-09 2006-08-25 삼성전자주식회사 반도체 소자의 게이트 패턴 형성방법

Also Published As

Publication number Publication date
US8026139B2 (en) 2011-09-27
KR20080081581A (ko) 2008-09-10
US20080220578A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
KR100781033B1 (ko) 반도체 소자의 제조방법
CN107833891B (zh) 半导体器件及其制造方法
KR100898678B1 (ko) 반도체 소자의 제조방법
CN109545790B (zh) 三维存储器的沟道孔的形成方法
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
US20090068829A1 (en) Method of manufacturing semiconductor device
KR101001466B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100799030B1 (ko) 낸드 플래시 메모리 소자의 제조방법
US7101759B2 (en) Methods for fabricating nonvolatile memory devices
JP4391354B2 (ja) 側壁方式を用いたフラッシュメモリの形成方法
TWI571975B (zh) 半導體元件及其製造方法
KR100898659B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100885787B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR20050066879A (ko) 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법
KR100986899B1 (ko) 반도체 소자의 제조 방법
KR100924862B1 (ko) 플래시 메모리 소자의 제조 방법
KR20090092927A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR100986632B1 (ko) 플래시 메모리의 컨트롤 게이트 제조방법
KR100551431B1 (ko) 플래쉬 메모리소자의 게이트 전극 형성방법
KR100673195B1 (ko) 플래쉬 메모리 소자의 게이트 패턴 형성방법
KR100856297B1 (ko) 플래시 메모리 소자의 게이트 형성 방법
KR20090122696A (ko) 반도체 소자 및 이의 제조 방법
KR100788364B1 (ko) 반도체 소자의 제조 방법
KR20050002424A (ko) 플래쉬 메모리 소자의 제조방법
US9431406B1 (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee