KR20090122696A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하되, 상기 터널 절연막이 노출되지 않도록 상기 제1 도전막을 일부 잔류시키는 단계와, 상기 게이트 전극막의 측벽을 식각하는 단계와, 상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하되 상기 게이트 전극막의 측벽에 형성되는 상기 제1 보호막이 다른 영역에서 형성되는 상기 제1 보호막의 두께보다 두껍게 형성하는 단계와, 상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계, 및 상기 제1 보호막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 보호막, 질화막, 산화막

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 텅스텐(W)막을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
그러나 텅스텐막은 열공정에 의해 쉽게 산화되고, 세정 공정시 세정 용액에 의해 쉽게 부식되거나 산화되어 용해되므로 후속 공정의 제약이 많다.
본 발명이 이루고자 하는 기술적 과제는 텅스텐을 게이트 도전막으로 이용하는 게이트 패턴 형성 공정시 텅스텐의 측벽을 식각한 후, 보호막을 형성함으로써, 후속 세정 공정시 텅스텐 측벽을 보호하며, 텅스텐이 식각된 부분에 보호막을 형성함으로써 게이트간 거리를 확보하여 후속 절연물질 갭필 공정시 공정마진을 확보할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴과, 상기 게이트 전극막 측벽에 형성된 제1 보호막, 및 상기 제1 보호막 및 상기 게이트 패턴의 표면을 따라 전체 구조 상에 형성된 제2 보호막을 포함하며, 상기 게이트 전극막의 임계치수는 상기 콘트롤 게이트용 도전막의 임계치수보다 작게 형성된다.
상기 제1 보호막은 상기 게이트 전극막의 측벽에 형성되어 상기 게이트 패턴의 측벽과 동일 선상에 형성된다. 상기 제1 보호막은 질화막으로 형성되며, 상기 제2 보호막은 산화막으로 형성된다. 상기 제2 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막이다.
본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하되, 상기 터널 절연막이 노출되지 않도록 상기 제1 도전막을 일부 잔류시키는 단계와, 상기 게이트 전극막의 측벽을 식각하는 단계와, 상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하되 상기 게이트 전극막의 측벽에 형성되는 상기 제1 보호막이 다른 영역에서 형성되는 상기 제1 보호막의 두께보다 두껍게 형성하는 단계와, 상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계, 및 상기 제1 보호막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성하는 단계 이후, 산화 공정을 실시하여 상기 제1 보호막의 일부 및 상기 제2 도전막의 측벽을 산화시켜 제2 보호막을 형성하는 단계를 더 포함한다.
상기 제2 보호막은 상기 제2 도전막 및 상기 유전체막 측벽에 형성된 상기 제1 보호막 및 상기 게이트 도전막 측벽에 형성된 상기 제1 보호막의 일부를 산화시켜 형성한다. 상기 산화 공정은 상기 게이트 도전막 측벽에 형성된 상기 제1 보호막의 30 내지 80%를 산화시켜 상기 제2 보호막을 형성한다.
상기 게이트 전극막 측벽 식각 단계는 상기 게이트 전극막의 측벽을 1 내지 10nm 식각한다. 상기 게이트 전극막 측벽 식각 단계는 건식 또는 습식 식각 공정을 이용하여 실시하되, 상기 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시한다.
상기 제1 보호막은 질화막으로 형성한다. 상기 제1 보호막은 상기 게이트 전도막의 측벽 식각 공정시 발생된 요(凹)부분을 충진하며 형성되어, 상기 게이트용 도전의 측벽에 형성되는 막의 두께가 그외의 영역에 형성되는 막의 두께보다 두껍게 형성한다. 상기 제1 보호막은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성한다. 상기 제1 보호막은 1 내지 15nm의 두께로 형성한다.
상기 제 2 보호막은 1 내지 12nm의 두께로 형성한다. 상기 제2 보호막은 레디컬 산화 공정을 이용하여 형성한다.
상기 제2 보호막을 포함한 상기 반도체 기판 상에 제3 보호막을 형성하는 단계를 더 포함하며, 상기 제3 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막으로 형성한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막, 상기 제2 도전막을 패터닝하되, 상기 유전체막이 노출되지 않도록 상기 제2 도전막을 일부 잔류시키는 단계와, 상기 게이트 전극막의 측벽을 식각하는 단계와, 상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하는 단계와, 상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계, 및 상기 제1 보호막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성한 후, 상기 게이트 패턴을 포함한 상기 반도체 기판 상에 제2 보호막을 형성하는 단계를 더 포함한다.
상기 게이트 도전막의 측벽을 식각하는 단계는 상기 게이트 전극막의 측벽을 1 내지 13nm 식각한다. 상기 게이트 전극막 측벽 식각 단계는 건식 또는 습식 식각 공정을 이용하여 실시하되, 상기 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시한다.
상기 제1 보호막은 질화막 또는 질화막과 산화막의 이중막으로 형성한다. 상기 제1 보호막은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성한다.
상기 제1 보호막을 포함한 상기 반도체 기판 상에 제2 보호막을 형성하는 단계를 더 포함하며, 상기 제2 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막으로 형성한다.
상기 세정 공정은 HF, NH4OH, 또는 H2SO4 를 혼합 또는 단독으로 사용하는 습식 또는 건식 세정 공정으로 실시한다.
본 발명의 실시 예에 따르면, 텅스텐을 게이트 도전막으로 이용하는 게이트 패턴 형성 공정시 텅스텐의 측벽을 식각한 후, 보호막을 형성함으로써, 후속 세정 공정시 텅스텐 측벽을 보호하며, 텅스텐이 식각된 부분에 보호막을 형성함으로써 게이트간 거리를 확보하여 후속 절연물질 갭필 공정시 공정마진을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2d는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화 막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(105)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
하드 마스크막(106)은 SiON막, 산화막, 질화막, 비정질 카본막을 적층하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드 마스크막(106) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(106)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(106)을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(105), 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)의 일부를 을 패터닝하여 1차 게이트 패턴(103, 104, 105, 106)을 형성한다. 이때 터널 절연막(101)이 노출되지 않도록 플로팅 게이트용 도전막(102)의 일부를 잔류시키는 것이 바람직하다.
도 2c를 참조하면, 식각 공정을 실시하여 노출되는 게이트 전극막(105)의 측벽을 식각한다.
상술한 식각 공정은 게이트 전극막(105)의 측벽을 1 내지 10nm 식각하도록 제어하는 것이 바람직하다. 식각 공정은 건식 또는 습식 식각 공정을 적용하여 실시하는 것이 바람직하다. 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시하는 것이 바람직하다. 이로 인하여 게이트 전극막(105)의 폭이 콘트롤 게이트용 도전막(104)의 폭보다 좁도록 형성된다.
이 후, 1차 게이트 패턴(103, 104, 105, 106)을 포함한 플로팅 게이트용 도전막(102) 상에 제1 보호막(107)을 형성한다. 제1 보호막(107)은 질화막으로 형성하는 것이 바람직하다. 이때 제1 보호막(107)은 상술한 게이트 전도막(105) 측벽 식각 공정시 발생된 요(凹)부분을 충진하며 형성되어, 1차 게이트 패턴(103, 104, 105, 106)의 다른 부분 예컨데 콘트롤 게이트용 도전막(014)의 측벽에 형성되는 제1 보호막(107)보다 두껍게 형성된다. 제1 보호막(107)은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성하는 것이 바람직하다. 제1 보호막(107)은 1 내지 15nm의 두께로 형성하는 것이 바람직하다.
이 후, 세정 공정을 실시하여 1차 게이트 패턴(103, 104, 105, 106)을 형성하기 위한 식각 공정시 발생하는 부산물들을 제거하는 것이 바람직하다. 세정 공정은 HF, NH4OH, 또는 H2SO4 를 혼합 또는 단독으로 사용하는 습식 또는 건식 세정 공정으로 실시하는 것이 바람직하다. 상술한 세정 공정으로 인하여 부산물이 제거되어 유전체막(103) 및 터널 절연막(101)의 버드 빅(bird's beak) 현상 유발을 억제할 수 있다. 세정 공정시 게이트 전극막(105)은 제1 보호막(107)에 의해 보호되어 이상산화 현상이 억제된다.
도 2d를 참조하면, 식각 공정을 실시하여 잔류하는 플로팅 게이트용 도전막(102) 상에 형성된 제1 보호막(107), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 2차 게이트 패턴(101, 102, 103, 104, 105, 106)을 형성한다. 이때 식각 공정으로 인하여 하드 마스크 패턴(106) 상에 형성된 제1 보호막은 제거될 수 있다.
이 후, 산화 공정을 실시하여 2차 게이트 패턴(101, 102, 103, 104, 105, 106)의 측벽에 형성된 제1 보호막 및 플로팅 게이트용 도전막(102)의 측벽을 산화시켜 제2 보호막(108)으로 형성한다. 이때 산화 공정은 게이트 도전막(105) 측벽에 형성된 제1 보호막(107)의 두께가 다른 영역 즉, 하드 마스크 패턴(106), 콘트롤 게이트용 도전막(104) 측벽, 유전체막(103)의 측벽에 형성된 제1 보호막의 두께보다 두꺼우므로, 제1 보호막(도 2c의107)의 일부분만 산화되어 제2 보호막(108)이 형성된다. 이때 제2 보호막(108)은 제1 보호막(도 2c의 107 두께)의 30 내지 80%를 산화시켜 형성하는 것이 바람직하다. 제2 보호막(108)은 1 내지 12nm의 두께로 형성하는 것이 바람직하다. 이때 산화 공정은 레디컬 산화 공정을 이용하며, 질화막과 폴리 실리콘막의 산화도를 1 :0.7 내지 1:1.3 로 제어하여 게이트 패턴의 측벽에 균일한 제2 보호막(108)을 형성하는 것이 바람직하다.
이 후, 제2 보호막(108)을 포함하는 반도체 기판(100) 전체 구조 상에 제3 보호막(109)을 형성한다. 제3 보호막(109)은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막으로 형성하는 것이 바람직하다. 제3 보호막(109)을 HTO 산화막으로 형성할 경 우, SiH4, Si2H6, SiH2Cl2 의 시레인(silane) 계열 가스와 O2 가스를 혼합하여 형성하는 것이 바람직하다.
상술한 제1 내지 제3 보호막(107, 108, 109)에 의해 후속 공정에서 발생하는 열에 의한 게이트 전극막(105)의 산화를 억제하여 소자의 특성을 개선시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 상에 터널 절연막(201), 플로팅 게이트용 도전막(202), 유전체막(203), 콘트롤 게이트용 도전막(204), 게이트 전극막(205), 및 하드 마스크막(206)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(202) 및 콘트롤 게이트용 도전막(204)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(203)은 제1 산화막(203a), 질화막(203b), 및 제2 산화막(203c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(205)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(202)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(204)을 형성한 후, 게 이트 전극막(205)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
하드 마스크막(206)은 SiON막, 산화막, 질화막, 비정질 카본막을 적층하여 형성하는 것이 바람직하다.
도 3b를 참조하면, 하드 마스크막(206) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(206)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(206)을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(205) 및 콘트롤 게이트용 도전막(204)을 패터닝하여 1차 게이트 패턴(206, 205)을 형성한다. 이때 콘트롤 게이트용 도전막(204)은 유전체막(203) 상에 일정 두께 이상 잔류하도록 하여 유전체막(203)이 노출되는 것을 방지한다.
이 후, 식각 공정을 실시하여 노출되는 게이트 전극막(205)의 측벽을 식각한다.
상술한 식각 공정은 게이트 전극막(205)의 측벽을 1 내지 13nm 식각하도록 제어하는 것이 바람직하다. 식각 공정은 건식 또는 습식 식각 공정을 적용하여 실시하는 것이 바람직하다. 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시하는 것이 바람직하다. 이로 인하여 게이트 전극막(205)의 폭이 콘트롤 게이트용 도전막(204)의 폭보다 좁도록 형성된다.
도 3c를 참조하면, 1차 게이트 패턴(206, 205)을 포함한 콘트롤 게이트용 도 전막(204) 상에 제1 보호막(207)을 형성한다. 제1 보호막(207)은 질화막 또는 질화막과 산화막의 이중막으로 형성하는 것이 바람직하다. 제1 보호막(207)은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성하는 것이 바람직하다.
이 후 세정 공정을 실시하여, 1차 게이트 패턴(206, 205)을 형성하기 위한 식각 공정시 발생하는 부산물들을 제거하는 것이 바람직하다. 세정 공정은 HF, NH4OH, 또는 H2SO4 를 혼합 또는 단독으로 사용하는 습식 또는 건식 세정 공정으로 실시하는 것이 바람직하다. 상술한 세정 공정으로 인하여 부산물이 제거되어 후속 공정에서 유전체막(203) 및 터널 절연막(201)의 버드 빅(bird's beak) 현상 유발을 억제할 수 있다. 세정 공정시 게이트 전극막(205)은 제1 보호막(207)에 의해 보호되어 이상산화 현상이 억제된다.
이 후, 제1 보호막(207), 콘트롤 게이트용 도전막(204), 유전체막(203), 플로팅 게이트용 도전막(202), 및 터널 절연막(201)을 식각하여 2차 게이트 패턴(206, 205, 204, 203, 202, 201)을 형성한다.
이 후, 선택적 산화 공정을 실시하여 상술한 식각 공정시 발생하는 식각 손상을 완화시켜 준다. 선택적 산화 공정은 O2, H2 가스를 이용하여 실시하는 것이 바람직하다.
이 후, 2차 게이트 패턴(206, 205, 204, 203, 202, 201)을 포함한 반도체 기판(100) 상에 제2 보호막(208)을 형성한다. 제2 보호막(208)은 HTO 산화막, LP- TEOS막, 또는 ALD 산화막으로 형성하는 것이 바람직하다. 제2 보호막(208)을 HTO 산화막으로 형성할 경우, SiH4, Si2H6, SiH2Cl2 의 시레인(silane) 계열 가스와 O2 가스를 혼합하여 형성하는 것이 바람직하다. 제2 보호막(208)은 질화막으로 형성가능하다.
상술한 제1 및 제2 보호막(207, 208)에 의해 후속 공정에서 발생하는 열에 의한 게이트 전극막(205)의 산화를 억제하여 소자의 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3d는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 200 : 반도체 기판
101, 201 : 터널 절연막
102, 202 : 플로팅 게이트용 도전막
103, 203 : 유전체막
104, 204 : 콘트롤 게이트용 도전막
105, 205 : 게이트 전극막
106, 206 : 하드 마스크막
107, 207 : 제1 보호막
108, 208 : 제2 보호막 109 : 제3 보호막

Claims (25)

  1. 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴;
    상기 게이트 전극막 측벽에 형성된 제1 보호막; 및
    상기 제1 보호막 및 상기 게이트 패턴의 표면을 따라 전체 구조 상에 형성된 제2 보호막을 포함하며,
    상기 게이트 전극막의 임계치수는 상기 콘트롤 게이트용 도전막의 임계치수보다 작게 형성되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 보호막은 상기 게이트 전극막의 측벽에 형성되어 상기 게이트 패턴의 측벽과 동일 선상에 형성된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 보호막은 질화막으로 형성되며, 상기 제2 보호막은 산화막으로 형성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막인 반도체 소자.
  5. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;
    상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하되, 상기 터널 절연막이 노출되지 않도록 상기 제1 도전막을 일부 잔류시키는 단계;
    상기 게이트 전극막의 측벽을 식각하는 단계;
    상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하되 상기 게이트 전극막의 측벽에 형성되는 상기 제1 보호막이 다른 영역에서 형성되는 상기 제1 보호막의 두께보다 두껍게 형성하는 단계;
    상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계; 및
    상기 제1 보호막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 패턴을 형성하는 단계 이후,
    산화 공정을 실시하여 상기 제1 보호막의 일부 및 상기 제2 도전막의 측벽을 산화시켜 제2 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2 보호막은 상기 제2 도전막 및 상기 유전체막 측벽에 형성된 상기 제1 보호막 및 상기 게이트 도전막 측벽에 형성된 상기 제1 보호막의 일부를 산화시켜 형성하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 산화 공정은 상기 게이트 도전막 측벽에 형성된 상기 제1 보호막의 30 내지 80%를 산화시켜 상기 제2 보호막을 형성하는 반도체 소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 게이트 전극막 측벽 식각 단계는 상기 게이트 전극막의 측벽을 1 내지 10nm 식각하는 반도체 소자의 제조 방법.
  10. 제 5 항에 있어서,
    상기 게이트 전극막 측벽 식각 단계는 건식 또는 습식 식각 공정을 이용하여 실시하되, 상기 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시하는 반도체 소자의 제조 방법.
  11. 제 5 항에 있어서,
    상기 제1 보호막은 질화막으로 형성하는 반도체 소자의 제조 방법.
  12. 제 5 항에 있어서,
    상기 제1 보호막은 상기 게이트 전도막의 측벽 식각 공정시 발생된 요(凹)부분을 충진하며 형성되어, 상기 게이트용 도전의 측벽에 형성되는 막의 두께가 그외의 영역에 형성되는 막의 두께보다 두껍게 형성되는 반도체 소자의 제조 방법.
  13. 제 5 항에 있어서,
    상기 제1 보호막은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성하는 반도체 소자의 제조 방법.
  14. 제 5 항에 있어서,
    상기 제1 보호막은 1 내지 15nm의 두께로 형성하는 반도체 소자의 제조 방법.
  15. 제 6 항에 있어서,
    상기 제 2 보호막은 1 내지 12nm의 두께로 형성하는 반도체 소자의 제조 방법.
  16. 제 6 항에 있어서,
    상기 제2 보호막은 레디컬 산화 공정을 이용하여 형성하는 반도체 소자의 제조 방법.
  17. 제 6 항에 있어서,
    상기 제2 보호막을 포함한 상기 반도체 기판 상에 제3 보호막을 형성하는 단계를 더 포함하며, 상기 제3 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막으로 형성하는 반도체 소자의 제조 방법.
  18. 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;
    상기 게이트 전극막, 상기 제2 도전막을 패터닝하되, 상기 유전체막이 노출되지 않도록 상기 제2 도전막을 일부 잔류시키는 단계;
    상기 게이트 전극막의 측벽을 식각하는 단계;
    상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하는 단계;
    상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계; 및
    상기 제1 보호막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 패턴을 형성한 후, 상기 게이트 패턴을 포함한 상기 반도체 기판 상에 제2 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 게이트 도전막의 측벽을 식각하는 단계는
    상기 게이트 전극막의 측벽을 1 내지 13nm 식각하는 반도체 소자의 제조 방법.
  21. 제 18 항에 있어서,
    상기 게이트 전극막 측벽 식각 단계는 건식 또는 습식 식각 공정을 이용하여 실시하되, 상기 습식 식각 공정은 H2SO4, NH4OH, H2O, HF, HCl, H2O2 를 단독 또는 혼합하여 실시하는 반도체 소자의 제조 방법.
  22. 제 18 항에 있어서,
    상기 제1 보호막은 질화막 또는 질화막과 산화막의 이중막으로 형성하는 반 도체 소자의 제조 방법.
  23. 제 18 항에 있어서,
    상기 제1 보호막은 SiH4, Si2H6, Si2HCl2, NH3, N2, Ar, He, PH3 가스를 이용하여 형성하며, 0.05 내지 50torr의 압력에서 형성하는 반도체 소자의 제조 방법.
  24. 제 18 항에 있어서,
    상기 제1 보호막을 포함한 상기 반도체 기판 상에 제2 보호막을 형성하는 단계를 더 포함하며, 상기 제2 보호막은 HTO 산화막, LP-TEOS막, 또는 ALD 산화막으로 형성하는 반도체 소자의 제조 방법.
  25. 제 5 항 또는 제 18 항에 있어서,
    상기 세정 공정은 HF, NH4OH, 또는 H2SO4 를 혼합 또는 단독으로 사용하는 습식 또는 건식 세정 공정으로 실시하는 반도체 소자의 제조 방법.
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