KR100551431B1 - 플래쉬 메모리소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 유전막, 콘트롤 게이트 전극용 제3 폴리실리콘막, 텅스텐막 및 하드 마스크를 순차적으로 형성하고, 상기 하드 마스크, 상기 텅스텐막 및 상기 제3 폴리 실리콘막의 소정 깊이를 패터닝하는 단계, 상기 결과물 전면에 질화막을 형성하는 단계, 상기 질화막, 상기 패터닝된 하드 마스크, 상기 패터닝된 텅스텐막 및 상기 패터닝된 제3 폴리 실리콘막을 식각마스크로 상기 질화막 및 상기 제3 폴리 실리콘막을 식각하여, 콘트롤 게이트 전극 및 실링 질화막으로 형성되는 단계, 상기 형성된 콘트롤 게이트 전극 및 실링 질화막을 식각마스크로 콘트롤 게이트 전극용 제3 폴리실리콘막, 유전막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 터널 산화막을 식각하여, 상기 제2 폴리 실리콘막 및 제1 폴리 실리콘막이 플로팅 게이트 전극으로 형성되는 단계 및 상기 결과물 전면에 산화공정을 수행하여, 측벽산화막을 형성하는 단계를 포함한다.
텅스텐막,
Description
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 터널산화막
14: 제1 폴리실리콘막 16: 제2 폴리실리콘막
18: ONO막 20: 제3 폴리실리콘막
22: 텅스텐막 24: 하드마스크
26: 질화막 28: 측벽산화막
본 발명의 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 더욱 상세하 게는 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로 플래쉬 메모리소자에 대한 디자인룰이 감소함에 따라 실리사이드 게이트로는 콘트롤 게이트 전극의 저항으로 인하여 소자 동작속도가 느려지게 되어, 콘트롤 게이트 전극상에 금속막을 도입하고 있다.
상기 콘트롤 게이트 전극상에 형성하는 금속막으로는 통상적으로 텅스텐막을 증착하는 데, 이는 후속공정시 400℃ 이상의 온도에서 O2가스가 첨가되는 공정이 진행될 경우가 발생하게 되면, 텅스텐막이 산화되는 등의 손상되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 플래쉬 메모리소자의 콘트롤 게이트 전극 상에 형성되는 텅스텐막의 손상을 방지하도록 하는 플래쉬 메모리소자의 게이트 전극 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 유전막, 콘트롤 게이트 전극용 제3 폴리실리콘막, 텅스텐막 및 하드 마스크를 순차적으로 형성하고, 상기 하드 마스크, 상기 텅스텐막 및 상기 제3 폴리 실리콘막의 소정 깊이를 패터닝하는 단계, 상기 결과물 전면에 질화막을 형성하는 단 계, 상기 질화막, 상기 패터닝된 하드 마스크, 상기 패터닝된 텅스텐막 및 상기 패터닝된 제3 폴리 실리콘막을 식각마스크로 상기 질화막 및 상기 제3 폴리 실리콘막을 식각하여, 상기 제3 폴리실리콘막이 콘트롤 게이트 전극으로 형성되면서 동시에 상기 질화막이 상기 패터닝된 하드 마스크, 상기 패터닝된 텅스텐막의 측벽에 실링 질화막으로 형성되는 단계, 상기 형성된 콘트롤 게이트 전극 및 실링 질화막을 식각마스크로 콘트롤 게이트 전극용 제3 폴리실리콘막, 유전막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 터널 산화막을 식각하여, 상기 제2 폴리 실리콘막 및 제1 폴리 실리콘막이 플로팅 게이트 전극으로 형성되는 단계 및 상기 결과물 전면에 산화공정을 수행하여, 측벽산화막을 형성하는 단계를 포함한다.
상기 질화막은 400℃ 정도의 온도에서 50~ 70Å 정도의 두께로 형성하는 것이 바람직하고, 상기 실링 질화막은 상기 콘트롤 게이트 전극 형성을 위한 식각공정시 형성되도록 하는 것이 바람직하다.
상기 식각공정은 CF4 또는 CHF3 가스를 소스가스로 하여 한 챔버내에서 수행하도록 하는 것이 바람직하고, 상기 측벽 산화막은 건식산화공정을 통해 25~ 35Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리 소자의 게이트 전극 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 재질로 이루어진 반도체 기판(10) 전면 상부에 패드 산화막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14) 및 패드 질화막(미도시)을 순차적으로 형성한다. 상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 패드 질화막(미도시), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 패드 산화막(미도시)을 순차적으로 식각하여 트렌치를 형성한다. 상기 형성된 트렌치를 매립하는 산화막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 소자 분리막을 형성한다. 이어서, 패드 질화막(미도시)을 제거하는 식각 공정을 수행함으로써, 소자 분리막(STI)의 형성을 완료한다.
이어서, 소자 분리막(STI)이 형성된 결과물 상에 플로팅 게이트 전극용 제2 폴리 실리콘막(16), ONO막(18), 콘트롤 게이트 전극용 제3 폴리 실리콘막(20), 텅 스텐 실리사이드막(22) 및 하드마스크(24)를 순차적으로 형성한다.
상기 제1 폴리 실리콘막(14)은 600~ 900℃ 의 온도에서, 도프드 폴리 크리스탈 실리콘막, 언도프드 폴리실리콘막 또는 비정질 실리콘막 중 어느 하나를 사용하여 형성한다.
상기 제2 폴리 실리콘막(16)은 400~ 600Å 정도의 두께로 형성한다.
상기 텅스텐막(22)은 50Å 정도의 텅스텐 질화막(미도시) 증착후 300~ 500Å 정도의 두께로 형성한다.
상기 하드마스크(24)는 1000~ 1600Å 정도의 두께로 증착되는 질화막 또는PE-TEOS, 400~ 600Å 정도의 두께로 증착되는 SiON막으로 사용할 수 있다.
상기 하드마스크(24)상의 소정 영역에 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 상기 하드마스크(24)를 식각하여 패터닝하고, 상기 게이트 전극용 포토레지스트 패턴(미도시)은 에싱 공정을 통해 제거한다. 하드마스크를 베리어(barrier)로 텅스텐 실리사이드막(22) 및 제3 폴리 실리콘막(20)의 소정 영역을 식각하여 패터닝한다. 이때, 상기 식각 공정시 상기 제3 폴리 실리콘막(20) 또한 소정 깊이가 식각되는 데, 이는 이후 실링(sealing) 질화막 증착시 텅스텐 실리사이드막에 대해 실링가능하고 후속 열공정 진행시 산화막이 상기 텅스텐 실리사이드막(22)까지 침투하여 산화되는 것을 방지하기 위함이다. 이어서, 상기 게이트 전극용 포토레지스트 패턴(미도시)은 에싱 공정을 통해 제거한다.
도 2를 참조하면, 상기 패터닝된 하드마스크(24) 및 텅스텐 실리사이드막(22)이 구비된 결과물 전면에 질화막(26a)을 형성한다.
상기 질화막은 400℃ 정도의 온도에서 50~ 70Å 정도의 두께로 형성해야 하는 데, 이는 텅스텐 실리사이드막의 텅스텐의 열산화를 방지하기 위함이다.
도 3을 참조하면, 상기 패터닝된 하드 마스크(24) 및 텅스텐 실리사이드막(22)과 패터닝된 이들막에 형성된 질화막(26a)을 식각 마스크로 하여, 콘트롤 게이트 전극용 제3 폴리 실리콘막(20)을 식각하여, 콘트롤 게이트 전극을 형성하면서 동시에 텅스텐 실리사이드막(22) 및 하드 마스크(24)의 측벽에 실링 질화막(26b)을 형성한다. 상기 실링 질화막(26b) 및 제3 폴리실리콘막(20)의 식각공정은 CF4, CHF3 가스를 소스가스로 하여 한 챔버내에서 식각한다.
이어서, 상기 형성된 콘트롤 게이트 전극을 식각마크스로 ONO막(18), 플로팅 게이트 전극용 제2 폴리 실리콘막(16), 플로팅 게이트전극용 제1 폴리 실리콘막(14) 및 패드 산화막(12)을 식각하여, 플로팅 게이트 전극을 형성한다.
도 4를 참조하면, 상기 플로팅 게이트 전극 및 콘트롤 게이트 전극이 형성된 결과물 상에 산화공정을 수행하여, 제3, 제2, 제1 폴리실리콘막(20,16,14) 및 ONO막(18) 측벽에 측벽 산화막(28)을 형성하는 공정을 수행함으로써, 본 공정을 완료한다. 상기 측벽 산화막(28)은 건식산화공정을 통해 25~ 35Å 정도의 두께로 형성한다.
본 발명에 의하면, 상기 텅스텐막 측벽에 실링 질화막을 형성함으로써, 텅스텐막의 손상을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 텅스텐막 측벽에 실링 질화막을 형성함으로써, 텅스텐막의 손상을 방지할 수 있도록 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (5)
- 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 유전막, 콘트롤 게이트 전극용 제3 폴리실리콘막, 텅스텐막 및 하드 마스크를 순차적으로 형성하고, 상기 하드 마스크, 상기 텅스텐막 및 상기 제3 폴리 실리콘막의 소정 깊이를 패터닝하는 단계;상기 결과물 전면에 질화막을 형성하는 단계;상기 질화막, 상기 패터닝된 하드 마스크, 상기 패터닝된 텅스텐막 및 상기 패터닝된 제3 폴리 실리콘막을 식각마스크로 상기 질화막 및 상기 제3 폴리 실리콘막을 식각하여, 상기 제3 폴리실리콘막이 콘트롤 게이트 전극으로 형성되면서 동시에 상기 질화막이 상기 패터닝된 하드 마스크, 상기 패터닝된 텅스텐막의 측벽에 실링 질화막으로 형성되는 단계;상기 형성된 콘트롤 게이트 전극 및 실링 질화막을 식각마스크로 콘트롤 게이트 전극용 제3 폴리실리콘막, 유전막, 플로팅 게이트 전극용 제2 폴리 실리콘막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 터널 산화막을 식각하여, 상기 제2 폴리 실리콘막 및 제1 폴리 실리콘막이 플로팅 게이트 전극으로 형성되는 단계; 및상기 결과물 전면에 산화공정을 수행하여, 측벽산화막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 질화막은400℃ 정도의 온도에서 50~ 70Å 정도의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 실링 질화막은상기 콘트롤 게이트 전극 형성을 위한 식각공정시 형성되도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제3 항에 있어서, 상기 식각공정은CF4 또는 CHF3 가스를 소스가스로 하여 한 챔버내에서 수행하도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 측벽 산화막은건식산화공정을 통해 25~ 35Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
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| GRNT | Written decision to grant | ||
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