KR100673195B1 - 플래쉬 메모리 소자의 게이트 패턴 형성방법 - Google Patents

플래쉬 메모리 소자의 게이트 패턴 형성방법 Download PDF

Info

Publication number
KR100673195B1
KR100673195B1 KR1020050032062A KR20050032062A KR100673195B1 KR 100673195 B1 KR100673195 B1 KR 100673195B1 KR 1020050032062 A KR1020050032062 A KR 1020050032062A KR 20050032062 A KR20050032062 A KR 20050032062A KR 100673195 B1 KR100673195 B1 KR 100673195B1
Authority
KR
South Korea
Prior art keywords
film
forming
layer
etching
polysilicon
Prior art date
Application number
KR1020050032062A
Other languages
English (en)
Other versions
KR20060109750A (ko
Inventor
양인권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050032062A priority Critical patent/KR100673195B1/ko
Publication of KR20060109750A publication Critical patent/KR20060109750A/ko
Application granted granted Critical
Publication of KR100673195B1 publication Critical patent/KR100673195B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Abstract

본 발명은 플래쉬 메모리 소자의 게이트전극 패턴 형성방법에 관한 것으로, 본 발명의 사상은 트렌치 매립용 절연막이 구비된 소자분리막이 소정 영역에 형성된 반도체 기판 상에 플로팅 게이트 전극용 폴리 실리콘막을 형성하고, 상기 폴리 실리콘막을 패터닝하기 위한 식각공정이 수행되되, 주식각 및 오버식각공정 각각을 수행하여 버티컬한 프로파일을 갖는 플로팅 게이트 전극을 형성하는 단계를 포함한다.
따라서 본 발명에 의하면, 플로팅 게이트 전극용 제1 폴리 실리콘막에 대해 두 번의 식각공정을 통해 게이트 전극 패턴을 형성함으로써, 제1 폴리 실리콘막에 대해 주식각을 통해서 게이트 전극 프로파일을 버티컬하게 형성하면서 동시에 게이트 전극 바텀의 테일이 발생하는 데, 상기 주식각을 통해 형성된 게이트 전극 바텀의 테일 현상을 상기 오버식각을 통해 개선할 수 있게 되어, 게이트 전극 프로파일을 개선할 수 있게 된다.
게이트전극패턴

Description

플래쉬 메모리 소자의 게이트 패턴 형성방법{Method of forming a gate pattern in flash memory device}
도 1은 종래기술에 따라 형성된 플래쉬 메모리소자의 게이트 전극 프로파일이 도시된 SEM사진이고,
도 2 내지 도 4는 본 발명에 따른 플래쉬 메모리 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 G.P: 게이트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 본 발명은 플래쉬 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
플래쉬 메모리소자의 게이트 형성방법에 있어서, 버티컬(vertical)한 게이트 프로파일을 얻기 위한 기술들이 요구되고 있다.
게이트 형성을 위한 식각 공정시 게이트 패턴의 최하부막질에 대한 식각공정이 수행되지 않아 발생되는 게이트 마이크로 브릿지(micro bridge)를 개선하기 위해, 게이트 오버 식각을 수행하게 된다.
그러나 게이트의 프로파일에 오버 보잉이 발생하여, 게이트의 바텀에 미세 테일(tail: 도 1의 A)이 형성됨으로써, 소자의 신뢰성을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 형성을 위한 식각 공정시 발생되는 문제점을 해결하여 소자의 신뢰성을 향상시키는 플래쉬 메모리 소자의 게이트 패턴 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 트렌치 매립용 절연막이 구비된 소자분리막이 소정 영역에 형성된 반도체 기판 상에 플로팅 게이트 전극용 폴리 실리콘막을 형성하고, 상기 폴리 실리콘막을 패터닝하기 위한 식각공정이 수행되되, 주식각 및 오버식각공정 각각을 수행하여 버티컬한 프로파일을 갖는 플로팅 게이트를 형성하는 단계를 포함한다.
상기 주식각은 상기 트렌치 매립용 절연막과 상기 제1 폴리 실리콘막의 식각 비가 1: 7~ 12인 식각조건에서 식각되는 것을 포함한다.
상기 주식각 공정은 HBr가스, He 가스 및 He: O2가 190~ 200: 1의 비율로 혼합된 가스 중 어느 하나를 사용하여 수행되는 것을 포함한다.
상기 오버식각은 상기 트렌치 매립용 절연막과 상기 제1 폴리 실리콘막의 식각비가 1: 100인 식각조건에서 식각되는 것을 포함한다.
상기 오버식각은 HBr가스와 O2가스의 혼합 가스가 사용되는 것을 포함한다.
상기 혼합가스는 4~ 10sccm 정도의 O2가스를 사용하거나, He와 O2가스를 사용하여 O2가스의 비를 확보하여 형성되도록 하는 것을 포함한다.
상기 소자분리막은 실효적인 소자 분리막의 높이(EFH: effective field oxide layer Height)인 730~ 770Å의 두께가 유지될 수 있도록 하는 것을 포함한다.
상기 플로팅 게이트 전극용 폴리실리콘막을 형성하는 단계와 플로팅 게이트 패터닝하는 단계 사이에는 유전막, 콘트롤 게이트전극용 폴리실리콘막, 금속실리사이드막 및 하드마스크용 절연막을 순차적으로 형성하는 단계 및 상기 하드마스크용 절연막, 상기 금속 실리사이드막, 상기 폴리실리콘막 및 유전막을 패터닝하기 위한 식각공정이 수행되는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 4는 본 발명에 따른 플래쉬 메모리 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다. 도 3b 및 도 4b는 도 3a 및 도 4a의 단계에서의 SEM 사진이다.
도 2를 참조하면, 반도체 기판(10) 전면상부에 터널 산화막(미도시), 플로팅 게이트용 제1 폴리 실리콘막(12) 및 패드 질화막(미도시)을 순차적으로 형성한다. 상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 패드 질화막(미도시), 플로팅 게이트용 제1 폴리실리콘막(12), 터널 산화막(미도시) 및 반도체 기판의 소정 깊이를 순차적으로 식각하여 트렌치를 형성한다. 상기 형성된 트렌치에 트렌치 매립용 산화막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 소자 분리막을 형성한다. 이어서, 패드 질화막(미도시)을 제거하는 식각 공정을 수행함으로써, 소자 분리막(미도시)의 형성을 완료한다.
상기 소자분리막의 형성공정은 실효적인 소자 분리막의 높이(EFH: effective field oxide layer Height)인 730~ 770Å의 두께가 유지될 수 있도록 수행된다.
이후 수행될 공정으로 상기 게이트 프로파일 개선을 위한 실효적인 소자분리막의 높이(EFH)가 상기 두께까지 개선될 수 있게 된다.
이어서, 소자 분리막(미도시)이 형성된 결과물 상에 플로팅 게이트용 제2 폴리 실리콘막(14), ONO막(16), 콘트롤 게이트용 제3 폴리 실리콘막(18), 텅스텐 실리사이드막(20), 하드마스크용 질화막(22)을 순차적으로 형성한다.
도 3을 참조하면, 상기 하드마스크용 질화막(22)의 소정 영역에 게이트용 포토레지스트 패턴(미도시)을 형성한다. 이 포토레지스트 패턴(미도시)을 식각 마스크로 하드마스크용 질화막(22)을 식각하여 패터닝한다. 상기 포토레지스트 패턴은 제거하는 에싱 공정을 수행한다.
이어서, 상기 패터닝된 하드마스크용 질화막(22)을 식각 마스크로 하부의 텅스텐 실리사이드막(20), 콘트롤 게이트용 제3 폴리 실리콘막(18), ONO막(16), 플로팅 게이트용 제2 폴리 실리콘막(14)을 식각하여 패터닝한다.
상기 텅스텐 실리사이드막(20), 콘트롤 게이트용 제3 폴리 실리콘막(18), ONO막(16), 플로팅 게이트용 제2 폴리 실리콘막(14)의 식각공정은 각 막질 특성에 적합한 공정조건으로 인시튜(in-situ)로 진행된다.
도 4를 참조하면, 상기 제2 폴리 실리콘막(14)까지 식각된 결과물에서 상기 패터닝된 막질들을 식각 마스크로 플로팅 게이트용 제1 폴리 실리콘막(12)에 대해 식각하여 패터닝한다.
상기 제1 폴리 실리콘막에 대해 수행되는 식각공정은 제1 폴리 실리콘막에 대한 주식각과 제1 폴리 실리콘막에 대한 오버식각으로 나누어서 수행되는 데, 상기 식각공정들은 RIE 및 MERIE 형태의 식각 챔버 내에서 30~ 45℃ 정도의 온도를 가지고 수행한다.
상기 제1 폴리 실리콘막에 대한 주식각은 상기 소자분리막의 매립용 절연막과 제1 폴리 실리콘막의 식각비가 1: 7~ 12인 식각조건에서 식각하고, 상기 절연막이 노출되면 식각공정을 정지한다.
상기 제1 폴리 실리콘막에 대한 주식각은 HBr, He 가스를 사용하고, O2 가스는 사용하지 않고, He: O2가 190~ 200: 1의 비율로 혼합된 가스를 사용한다.
상기 주식각 공정은 이후 오버식각 공정시 제거되어야 하는 폴리실리콘막의 두께 즉, 100Å 미만의 두께만 남겨지도록까지 수행한다.
종래의 제1 폴리 실리콘막에 대한 식각공정이 수행될 때는 상기 소자분리막의 매립용 절연막과 제1 폴리 실리콘막의 식각비가 1: 100인 식각조건에서 식각하여, 게이트의 측벽에 보잉(bowing)이 발생하는 문제점이 있었는데, 본 발명의 실시예에서의 상기 선택식각비로 식각공정을 수행하면 게이트측벽에 보잉이 발생하는 것을 방지하여, 게이트 측벽은 버티컬한 프로파일을 갖게 된다.
한편, 상기 제1 폴리 실리콘막에 대한 오버 식각은 상기 소자분리막의 매립용 절연막과 제1 폴리 실리콘막의 식각비가 1: 100인 식각조건에서 식각하고, 상기 소자분리막의 매립용 절연막의 두께와 비례하는 제1 폴리실리콘막 타겟으로 진행한다. 즉, 실효적인 소자분리막의 높이(EFH)의 높이만큼 타겟으로 진행한다.
상기 오버식각은 HBr가스와 O2가스의 혼합 가스를 사용하는 데, 상기 혼합가스에서 4~ 10sccm 정도의 O2가스를 사용하거나, He와 O2가스를 사용하여 O2가스의 비를 확보한다.
상기 제1 폴리 실리콘막에 대한 오버 식각을 수행하면, 상기 주식각 공정시 발생된 제1 폴리 실리콘막의 바텀(bottom)영역의 테일(tail)현상을 개선할 수 있게 된다.
따라서 제1 폴리 실리콘막에 대해 주식각을 통해서 게이트 프로파일을 버티컬하게 형성하면서 동시에 게이트 바텀의 테일이 발생하는 데, 상기 주식각을 통해 형성된 게이트 바텀의 테일 현상을 상기 오버식각을 통해 개선할 수 있게 되어, 게이트 프로파일을 개선할 수 있게 된다.
본 발명에 의하면, 플로팅 게이트용 제1 폴리 실리콘막에 대해 두 번의 식각공정을 통해 게이트 패턴을 형성함으로써, 제1 폴리 실리콘막에 대해 주식각을 통해서 게이트 프로파일을 버티컬하게 형성하면서 동시에 게이트 바텀의 테일이 발생하는 데, 상기 주식각을 통해 형성된 게이트 바텀의 테일 현상을 상기 오버식각을 통해 개선할 수 있게 되어, 게이트 프로파일을 개선할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 플로팅 게이트용 제1 폴리 실리콘막에 대해 두 번의 식각공정을 통해 게이트 패턴을 형성함으로써, 제1 폴리 실리콘막에 대해 주식각을 통해서 게이트 프로파일을 버티컬하게 형성하면서 동시에 게이트 바텀의 테일이 발생하는 데, 상기 주식각을 통해 형성된 게이트 바텀의 테일 현상을 상기 오버식각을 통해 개선할 수 있게 되어, 게이트 프로파일을 개선할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (8)

  1. 소자분리막이 형성되어 비활성영역과 활성영역이 정의된 반도체 기판 상에 플로팅 게이트용 폴리 실리콘막을 형성하는 단계;
    상기 소자분리막보다 상기 폴리 실리콘막이 더욱 식각되는 제1 식각비를 갖는 조건에서 상기 플로팅 게이트용 폴리실리콘막에 제1 식각공정을 수행하는 단계; 및
    상기 소자분리막보다 상기 폴리 실리콘막이 더욱 식각되며, 상기 제1 식각비보다 큰 제2 식각비를 갖는 조건에서 상기 플로팅 게이트용 폴리실리콘막에 제2 식각공정을 수행하여, 버티컬한 프로파일을 갖는 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 게이트 패턴 형성방법.
  2. 제1 항에 있어서, 상기 제1 식각공정은
    상기 소자 분리막과 상기 제1 폴리 실리콘막의 상기 제1 식각비가 1: 7~ 12인 식각조건에서 식각되는 것을 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
  3. 제2 항에 있어서, 상기 제1 식각공정은
    HBr가스를 사용하거나, He 가스를 사용하거나, He: O2가 190~ 200: 1의 비율로 혼합된 가스를 사용하여 수행되는 것을 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
  4. 제1 항에 있어서, 상기 제2 식각공정은
    상기 소자 분리막과 상기 제1 폴리 실리콘막의 상기 제2 식각비가 1: 100인 식각조건에서 식각되는 것을 포함하는 플래쉬 메모리소자의 게이트패턴 형성방법.
  5. 제4 항에 있어서, 상기 제2 식각공정은
    HBr가스와 O2가스의 혼합 가스가 사용되는 것을 포함하는 플래쉬 메모리소자의 게이트패턴 형성방법.
  6. 제5 항에 있어서, 상기 혼합가스는
    4~ 10sccm 정도의 O2가스를 사용하거나, He와 O2가스를 사용하여 O2가스의 비를 확보하여 형성되도록 하는 것을 포함하는 플래쉬 메모리소자의 게이트패턴 형성방법.
  7. 제1 항에 있어서, 상기 소자분리막은
    실효적인 소자 분리막의 높이(EFH: effective field oxide layer Height)인 730~ 770Å의 두께가 유지될 수 있도록 하는 것을 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
  8. 제1 항에 있어서, 상기 플로팅 게이트용 폴리실리콘막을 형성하는 단계와 상기 폴리실리콘막에 제1 식각공정을 수행하는 단계 사이에는
    유전막, 콘트롤 게이트용 폴리실리콘막, 금속실리사이드막 및 하드마스크용 절연막을 순차적으로 형성하는 단계; 및
    상기 하드마스크용 절연막, 상기 금속 실리사이드막, 상기 폴리실리콘막 및 유전막을 패터닝하기 위한 식각공정이 수행되는 단계를 더 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
KR1020050032062A 2005-04-18 2005-04-18 플래쉬 메모리 소자의 게이트 패턴 형성방법 KR100673195B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050032062A KR100673195B1 (ko) 2005-04-18 2005-04-18 플래쉬 메모리 소자의 게이트 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050032062A KR100673195B1 (ko) 2005-04-18 2005-04-18 플래쉬 메모리 소자의 게이트 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20060109750A KR20060109750A (ko) 2006-10-23
KR100673195B1 true KR100673195B1 (ko) 2007-01-22

Family

ID=37615933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050032062A KR100673195B1 (ko) 2005-04-18 2005-04-18 플래쉬 메모리 소자의 게이트 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR100673195B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851917B1 (ko) * 2007-03-31 2008-08-12 주식회사 하이닉스반도체 Ｓｏｎｏｓ 소자의 제조방법

Also Published As

Publication number Publication date
KR20060109750A (ko) 2006-10-23

Similar Documents

Publication Publication Date Title
KR100764745B1 (ko) 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법
JP2006190945A (ja) 半導体素子のランディングプラグコンタクト形成方法
JP5137415B2 (ja) 半導体素子のリセスチャネル形成方法
KR100816733B1 (ko) 반도체 소자의 리세스 게이트 제조 방법
KR100632653B1 (ko) 반도체 소자의 비트라인 형성방법
KR101001466B1 (ko) 비휘발성 메모리 소자의 제조 방법
JP2006253643A (ja) 半導体素子のゲート電極パターン形成方法
KR100673195B1 (ko) 플래쉬 메모리 소자의 게이트 패턴 형성방법
JP2008004881A (ja) 素子分離構造部の製造方法
KR100672765B1 (ko) 반도체 소자의 제조 방법
US20080102617A1 (en) Method of Fabricating Flash Memory Device
KR100551431B1 (ko) 플래쉬 메모리소자의 게이트 전극 형성방법
KR100672132B1 (ko) 반도체 소자의 제조방법
KR100724631B1 (ko) 반도체 소자의 리세스 게이트 제조방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100590390B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100671583B1 (ko) 반도체 소자 및 그 제조 방법
KR101062818B1 (ko) 반도체 소자 제조 방법
KR100687401B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20070088244A (ko) 자기정렬콘택을 갖는 반도체 소자의 제조방법
KR20070002504A (ko) 반도체 소자의 스페이서 형성방법
KR20060083248A (ko) 플래쉬 메모리 소자의 콘택 플러그 형성방법
KR20090044406A (ko) 반도체소자의 랜딩플러그 형성방법
KR20060005181A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060113268A (ko) 리세스게이트를 구비한 반도체장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee