KR20060029383A - 비휘발성 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 패터닝하여 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 화학기상증착법을 통해 완충 산화막을 형성하는 단계 및 상기 완충산화막이 형성된 결과물 전면에 열산화공정을 수행하여, 상기 완충산화막과 상기 게이트 전극 패턴의 측벽 사이에 재산화막을 형성하는 단계를 포함한다.
재산화막
Description
도 1 내지 도 3은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12:터널 산화막용 절연막
14: 플로팅 게이트 전극용 제1 폴리 실리콘막
16: 층간절연막
18: 콘트롤 게이트 전극용 제2 폴리 실리콘막
20: 하드 마스크용 절연막 22: 완충산화막
24: 재산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리소자의 제조방법에 관한 것이다.
일반적으로 플로팅 게이트 전극과 콘트롤 게이트 전극의 적층 게이트 구조를 가지는 비휘발성 메모리소자의 제조방법에 있어서, 게이트 전극 패턴 형성을 위한 식각공정 후 식각손상을 제거하고 후속 불순물 이온주입 공정시 완충막으로 사용하기 위해 산화공정을 수행하여, 게이트 전극 패턴의 측벽에 측벽 산화막을 형성한다.
상기 층간절연막과 터널 산화막이 노출된 상태에서 산화공정을 수행하기 때문에, 과도 성장된 터널 산화막과 과도 성장된 층간절연막을 가지게 된다.
상기 과도 성장된 층간절연막으로 인해, 콘트롤 게이트 전극에 인가된 전압의 플로팅 게이트 전극으로의 전달 능력이 떨어져 프로그램 속도 저하를 가져올 수 있는 문제점이 있으며, 상기 과도 성장된 터널 산화막으로 인해, 터널링전류가 감소하여 역시 프로그램 속도 저하를 가져올 수 있게 되는 문제점이 있다.
따라서 비휘발성 메모리소자의 제조방법에 있어서, 터널링 산화막 과도성장 및 층간절연막의 과도성장이 최소화된 상태에서 게이트 전극 패턴의 형성을 위한 식각공정에 따른 식각 손상을 충분히 제거하게 되도록 하는 기술이 요구된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 터널링 산화막 과도성장 및 층간절연막의 과도성장이 최소화된 상태에서 게이트 전극 패턴의 형성을 위한 식각공정에 따른 식각 손상을 충분히 제거하게 되도록 하는 비휘발성 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 패터닝하여 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 화학기상증착법을 통해 완충 산화막을 형성하는 단계 및 상기 완충산화막이 형성된 결과물 전면에 열산화공정을 수행하여, 상기 완충산화막과 상기 게이트 전극 패턴의 측벽 사이에 재산화막을 형성하는 단계를 포함한다.
상기 완충 산화막은 400~ 900℃의 온도, 100mTorr~ 100Torr의 압력, SiH2Cl2 또는 SiH4 및 O2 또는 N2O가스의 조합을 통한 공정가스를 구비하여 화학기상 증착법을 수행하여 10~ 100Å의 두께를 형성하는 것이 바람직하고, 상기 재산화막은 10~ 100Å의 두께를 형성하는 것이 바람직하다.
상기 터널 산화막용 절연막은 열산화 방식으로 산화막 또는 질화 산화막을 50~ 150Å 정도의 두께로 형성하는 것이 바람직하고, 상기 플로팅 게이트 전극용 제1 폴리 실리콘막 및 상기 콘트롤 게이트 전극용 제2 폴리 실리콘막은 다결정 실리콘막으로 형성하는 것이 바람직하다.
상기 층간절연막은 30~ 80Å의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막, 30~ 80Å의 두께를 화학기상증착법으로 형성되는 질화막, 30~ 100Å의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막으로 구비되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막용 절연막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 층간절연막(16), 콘트롤 게이트 전극용 제2 폴리 실리콘막(18) 및 하드 마스크용 절연막(20)을 순차적으로 형성한다.
상기 터널 산화막용 절연막(12)은 열산화 방식으로 산화막 또는 질화 산화막을 50~ 150Å 정도의 두께로 형성하고, 상기 플로팅 게이트 전극용 제1 폴리 실리콘막(14)은 다결정 실리콘막으로 형성한다.
상기 층간절연막(16)은 30~ 80Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막, 30~ 80Å 정도의 두께를 화학기상증착법으로 형성되는 질화막, 30~ 100Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막으로 구성될 수 있다. 또한, 층간 절연막(16)은 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막 등 고유전율 박막 혹은 이들의 복합막을 사용할 수도 있다.
콘트롤 게이트 전극용 제2 폴리 실리콘막(18)은 다결정 실리콘막을 형성하고, 상기 콘트롤 게이트 전극용 제2 폴리실리콘막 상부에 텅스텐막, 텅스텐 실리사이드막 및 이들 막들의 혼합막중 어느 하나를 사용하여 더 형성할 수 있다.
상기 하드 마스크용 절연막(20)은 실리콘 산화막, 실리콘 질화막 및 실리콘산화질화막 중 어느 하나로 형성할 수 있다.
상기 하드 마스크용 절연막(20) 상에 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 하드 마스크용 절연막(20)을 식각하여 패터닝한다. 상기 게이트 전극용 포토레지스트 패턴(미도시)을 에싱 공정을 통해 제거하고, 패터닝된 하드 마스크용 절연막(20)을 식각 마스크로 콘트롤 게이트 전극용 제2 폴리 실리콘막(18), 층간절연막(16), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 터널 산화막용 절연막(12)을 식각하여 패터닝하여, 게이트 전극 패턴을 형성한다.
도 2를 참조하면, 상기 게이트 전극 패턴의 측벽에 완충 산화막(buffer oxide, 22)을 형성한다.
상기 완충 산화막(22)은 400~ 900℃ 정도의 온도, 100mTorr~ 100Torr정도의 압력, SiH2Cl2 또는 SiH4 및 O2 또는 N2O가스의 조합을 통한 공정가스를 구비하여 화학기상 증착법을 수행하여 10~ 100Å 정도의 두께를 형성한다.
도 3을 참조하면, 상기 완충 산화막(22)이 형성된 결과물 전면에 열산화 공정을 통해 재산화막(24)을 형성한다. 상기 재산화막은 10~ 100Å 정도의 두께로 형성한다.
상기 화학기상 증착법을 통해 형성된 완충 산화막(22)이 구비된 결과물에 열산화 공정을 수행하면, 상기 게이트 전극 패턴의 측벽과 완충 산화막(22)사이에 재산화막(24)이 형성된다.
상기 재산화막의 형성으로 인해, 터널링 산화막 과도성장 및 층간절연막의 과도성장이 최소화된 상태에서 게이트 전극 패턴의 형성을 위한 식각공정에 따른 식각 손상을 충분히 제거하게 된다. 따라서, 고전압 발생회로에서 발생시켜야 하는 전압을 낮추어도 프로그램속도를 유지할 수 있게 되어 비휘발성 메모리소자의 신뢰성을 향상시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 재산화막의 형성으로 인해, 터널링 산화막 과도성장 및 층간절연막의 과도성장이 최소화된 상태에서 게이트 전극 패턴의 형성을 위한 식각공정에 따른 식각 손상을 충분히 제거하게 된다. 따라서, 고전압 발생회로에서 발생시켜야 하는 전압을 낮추어도 프로그램속도를 유지할 수 있게 되어 비휘발성 메모리소자의 신뢰성을 향상시키게 된다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (8)
- 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, 층간절연막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 하드 마스크용 절연막을 패터닝하여 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴의 측벽에 화학기상증착법을 통해 완충 산화막을 형성하는 단계; 및상기 완충산화막이 형성된 결과물 전면에 열산화공정을 수행하여, 상기 완충산화막과 상기 게이트 전극 패턴의 측벽 사이에 재산화막을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 완충 산화막은400~ 900℃의 온도, 100mTorr~ 100Torr의 압력, SiH2Cl2 또는 SiH4 및 O 2 또는 N2O가스의 조합을 통한 공정가스를 구비하여 화학기상 증착법을 수행하여 10~ 100Å의 두께를 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 재산화막은10~ 100Å의 두께를 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 터널 산화막용 절연막은열산화 방식으로 산화막 또는 질화 산화막을 50~ 150Å 정도의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 플로팅 게이트 전극용 제1 폴리 실리콘막은다결정 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 층간절연막은산화막, 질화막, 산화막으로 형성되는 ONO막, 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막 또는 이들의 복합막 중 어느 하나로 형성되는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제6항에 있어서, 상기 ONO막은30~ 80Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막, 30~ 80Å 정도의 두께를 화학기상증착법으로 형성되는 질화막, 30~ 100Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막으로 형성되는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제1 항에 있어서, 상기 콘트롤 게이트 전극용 제2 폴리 실리콘막은다결정 실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
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|---|---|
| KR20060029383A true KR20060029383A (ko) | 2006-04-06 |
Family
ID=37139728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040078298A KR20060029383A (ko) | 2004-10-01 | 2004-10-01 | 비휘발성 메모리소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060029383A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112201749A (zh) * | 2020-09-27 | 2021-01-08 | 昕原半导体(上海)有限公司 | 阻变存储器的制备方法 |
-
2004
- 2004-10-01 KR KR1020040078298A patent/KR20060029383A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112201749A (zh) * | 2020-09-27 | 2021-01-08 | 昕原半导体(上海)有限公司 | 阻变存储器的制备方法 |
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