KR100612558B1 - 난드 플래시 메모리 소자의 제조 방법 - Google Patents
난드 플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100612558B1 KR100612558B1 KR1020040049762A KR20040049762A KR100612558B1 KR 100612558 B1 KR100612558 B1 KR 100612558B1 KR 1020040049762 A KR1020040049762 A KR 1020040049762A KR 20040049762 A KR20040049762 A KR 20040049762A KR 100612558 B1 KR100612558 B1 KR 100612558B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- oxidation
- film
- polysilicon layer
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 230000003647 oxidation Effects 0.000 claims abstract description 31
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000003064 anti-oxidating effect Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000012298 atmosphere Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000009279 wet oxidation reaction Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000003963 antioxidant agent Substances 0.000 abstract description 9
- 230000003078 antioxidant effect Effects 0.000 abstract description 9
- 229910021332 silicide Inorganic materials 0.000 abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010405 reoxidation reaction Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, 금속층(또는, 실리사이드층) 및 콘트롤 게이트용 폴리실리콘층의 측벽에 산화 방지막을 형성한 상태에서 식각 손상을 완화시키거나 전기적 특성을 향상시키기 위한 후속 산화 공정을 실시함으로써, 금속층의 산화보다 터널 산화막의 보호라는 관점에서 공정 조건을 조절할 수 있기 때문에 금속층의 측벽이 산화되는 것을 방지할 수 있을 뿐만 아니라, 터널 산화막의 막질 저하도 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
플래시 메모리 셀, 금속층, 이상산화, 열산화 공정
Description
도 1은 본 발명의 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 터널 산화막 104 : 제1 폴리실리콘층
105 : 제2 폴리실리콘층 106 : 플로팅 게이트
107 : 유전체막 108 : 제3 폴리실리콘층
109 : 금속층 110 : 콘트롤 게이트
111 : 하드 마스크
본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 산화 공정 시 터널 산화막의 막질이 저하되거나 유전체막의 가장자리에서 스마일링 현상이 발생되는 것을 방지할 수 있는 난드 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자의 제조 공정에서는 터널 산화막, 플로팅 게이트용 폴리실리콘층을 형성하고 액티브 방향으로 1차 패터닝을 실시한 후, 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층(예를 들면, 텅스텐 또는 텅스텐 실리사이드층)을 형성하고 워드라인 방향으로 2차 패터닝을 실시하여 플래시 메모리 셀을 제조한다.
이렇게 메모리 셀을 제조한 후 식각 손상을 완화시키거나 전기적 특성을 향상시키기 위하여 후속 공정으로 O2/N2 분위기의 건식 산화 방식이나 H2O/O
2 분위기의 습식 산화 방식으로 재산화 공정을 진행하는데, 이 경우 금속층에 이상 산화가 발생된다.
이러한 이상 산화를 방지하기 위해서는 후속 산화 공정을 선택적 산화 공정으로 진행해야 한다. 선택적 산화 공정이란 H2/H2O 가스의 혼합 비율과 온도를 조절하여 폴리실리콘은 산화되고 텅스텐과 같은 금속층은 산화되지 않는 산소 분압 영역에서 공정을 진행하는 것을 말한다.
그러나, 이 경우에도 H2 가스에 의해 터널 산화막의 막질이 저하되거나, 유전체막의 노출된 가장자리 부분에서 플로팅 게이트용 폴리실리콘층과 콘트롤 게이트용 폴리실리콘층의 재산화가 발생되어 스마일링 현상이 발생된다.
이로 인하여, 커플링 비가 감소하고 소자의 전기적 특성이 저하되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 난드 플래시 메모리 소자의 제조 방법은 금속층(또는, 실리사이드층) 및 콘트롤 게이트용 폴리실리콘층의 측벽에 산화 방지막을 형성한 상태에서 식각 손상을 완화시키거나 전기적 특성을 향상시키기 위한 후속 산화 공정을 실시함으로써, 금속층의 산화보다 터널 산화막의 보호라는 관점에서 공정 조건을 조절할 수 있기 때문에 금속층의 측벽이 산화되는 것을 방지할 수 있을 뿐만 아니라, 터널 산화막의 막질 저하도 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법은 터널 산화막, 플로팅 게이트용 폴리실리콘층, 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층이 적층된 구조의 메모리 셀을 형성한 후 산화 공정을 실시함에 있어서, 산 화 공정은 콘트롤 게이트용 폴리실리콘층 및 금속층의 측벽에 산화 방지막을 형성한 상태에서 실시한다.
본 발명의 다른 실시예에 따른 난드 플래시 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역에는 소자 분리막을 형성하고, 활성 영역에는 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계와, 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 금속층 및 콘트롤 게이트용 폴리실리콘층을 워드라인 패턴으로 식각하는 단계와, 금속층 및 콘트롤 게이트용 폴리실리콘층의 측벽에 산화 방지막을 형성하는 단계와, 유전체막 및 플로팅 게이트용 폴리실리콘층을 패터닝하는 단계, 및 식각 손상을 보상하기 위하여 산화 공정을 실시하는 단계를 포함한다.
상기에서, 금속층은 텅스텐으로 형성하는 것이 바람직하다.
산화 방지막은 산화물 또는 질화물로 형성할 수 있으며, 금속층이 산화되지 않는 온도에서 형성하는 것이 바람직하다.
산화 공정은 O2 분위기의 건식 산화 방식 또는 O2/H2O 분위기의 습식 산화 방식으로 진행할 수 있으며, 750℃ 내지 900℃의 온도에서 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도이다. 도 2a 내지 도 2d는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 기판(101)의 소자 분리 영역에는 트렌치형 소자 분리막(102)을 형성하고, 활성 영역 상에는 제1 및 제2 폴리실리콘층(104 및 105)으로 이루어진 플로팅 게이트(106)를 형성한다. 이때, 제2 폴리실리콘층(105)은 가장자리가 소자 분리막(102)과 일부 중첩되도록 형성한다. 이는 플로팅 게이트(106)의 커플링 비를 증가시키기 위한 것으로, 이러한 구조로 형성하는 것은 널리 공지된 기술이므로 상세한 설명은 생략하기로 한다.
이어서, 제2 폴리실리콘층(105)을 포함한 전체 구조 상에 유전체막(107), 콘트롤 게이트용 제3 폴리실리콘층(108) 및 금속층(109)을 순차적으로 형성한다. 그리고, 금속층(109) 상에는 워드 라인 패턴이 정의된 하드 마스크(111)를 형성한다.
여기서, 금속층(109)은 텅스텐이나 실리사이드층으로 형성할 수 있으며, 텅스텐으로 형성하는 것이 바람직하다.
도 1 및 도 2b를 참조하면, 하드 마스크(111)를 식각 마스크로 사용하는 식 각 공정으로 금속층(109) 및 제3 폴리실리콘층(108)을 순차적으로 식각한다. 이로써, 금속층(109) 및 제3 폴리실리콘층(108)은 워드라인의 형태로 패터닝되며, 하부의 유전체막(107)이 노출된다.
이어서, 전체 구조 상에 산화 방지막(112)을 형성한다. 산화 방지막(112)은 산화물이나 질화물로 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 산화 방지막(112)은 10Å 내지 100Å의 두께로 형성하며, 산화물로 산화 방지막(112)을 형성하는 경우 금속층(109)이 산화되지 않을 정도의 낮은 온도(예를 들면, 400℃ 이하)에서 형성하는 것이 바람직하다.
도 1 및 도 2c를 참조하면, 산화 방지막(112)이 금속층(109) 및 제3 폴리실리콘층(108)의 측벽에만 잔류되도록 산화 방지막(112)을 저면 식각 공정으로 제거한다. 이어서, 유전체막(107)의 노출된 부분을 제거한다.
도 1 및 도 2d를 참조하면, 자기 정렬 식각 방식으로 제2 폴리실리콘층(104) 및 제1 폴리실리콘층(103)을 식각한다.
이후, 식각 손상을 보상하고 전기적 특성을 향상시키기 위하여 재산화 공정을 실시한다. 이때, 종래에는 금속층(109)이 산화되는 것을 방지하기 위하여 재산화 공정을 선택적 산화 공정으로 실시하기 때문에, 선택전 산화 공정을 위해 공급되는 수소 성분에 의해 터널 산화막(102)이 손상되었다.
하지만, 본 발명에서는 금속층(109)의 측벽이 산화 방지막(112)에 의해 산화가 방지된 상태에서 재산화 공정을 실시하기 때문에, 일반적은 산화 조건으로 재산 화 공정을 실시할 수 있다. 즉, 재산화 공정을 O2 가스 분위기의 건식 산화 방식이나 O2/H2O 분위기의 습식 산화 방식으로 진행하면서 금속층(109)이 산화되는 것을 방지하고 터널 산화막(102)의 막질이나 전기적 특성이 저하되는 것을 방지할 수 있다. 이때, 재산화 공정은 750℃ 내지 900℃의 온도에서 실시하는 것이 바람직하다.
뿐만 아니라, 콘트롤 게이트를 형성하기 위한 제3 폴리실리콘층(108)의 측벽도 산화 방지막(112)에 의해 가려진 상태에서 재산화 공정이 진행되기 때문에, 제3 폴리실리콘층(108)의 가장 자리가 산화되어 스마일링 현상이 발생되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 금속층(또는, 실리사이드층) 및 콘트롤 게이트용 폴리실리콘층의 측벽에 산화 방지막을 형성한 상태에서 식각 손상을 완화시키거나 전기적 특성을 향상시키기 위한 후속 산화 공정을 실시함으로써, 금속층의 산화보다 터널 산화막의 보호라는 관점에서 공정 조건을 조절할 수 있기 때문에 금속층의 측벽이 산화되는 것을 방지할 수 있을 뿐만 아니라, 터널 산화막의 막질 저하도 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (7)
- 터널 산화막, 플로팅 게이트용 폴리실리콘층, 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층이 적층된 구조의 메모리 셀을 형성한 후 산화 공정을 실시함에 있어서,상기 산화 공정은 상기 콘트롤 게이트용 폴리실리콘층 및 상기 금속층의 측벽에 산화 방지막을 형성한 상태에서 실시하여 상기 금속층의 이상 산화를 방지할 수 있는 난드 플래시 메모리 소자의 제조 방법.
- 반도체 기판의 소자 분리 영역에는 소자 분리막을 형성하고, 활성 영역에는 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계;상기 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계;상기 금속층 및 상기 콘트롤 게이트용 폴리실리콘층을 워드라인 패턴으로 식각하는 단계;상기 금속층 및 상기 콘트롤 게이트용 폴리실리콘층의 측벽에 산화 방지막을 형성하는 단계;상기 유전체막 및 상기 플로팅 게이트용 폴리실리콘층을 패터닝하는 단계; 및식각 손상을 보상하기 위하여 산화 공정을 실시하는 단계를 포함하는 난드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속층이 텅스텐으로 이루어진 난드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 방지막이 산화물 또는 질화물로 이루어진 난드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 방지막이 상기 금속층이 산화되지 않는 온도에서 형성되는 난드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 공정이 O2 분위기의 건식 산화 방식 또는 O2/H2O 분위기의 습식 산화 방식으로 진행되는 난드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 공정이 750℃ 내지 900℃의 온도에서 실시되는 난드 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049762A KR100612558B1 (ko) | 2004-06-29 | 2004-06-29 | 난드 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040049762A KR100612558B1 (ko) | 2004-06-29 | 2004-06-29 | 난드 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060000794A KR20060000794A (ko) | 2006-01-06 |
| KR100612558B1 true KR100612558B1 (ko) | 2006-08-11 |
Family
ID=37104032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040049762A KR100612558B1 (ko) | 2004-06-29 | 2004-06-29 | 난드 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100612558B1 (ko) |
-
2004
- 2004-06-29 KR KR1020040049762A patent/KR100612558B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060000794A (ko) | 2006-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080042187A1 (en) | Flash Memory Device And A Method Of Fabricating The Same | |
| JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
| US7259067B2 (en) | Method for manufacturing flash memory device | |
| KR100919342B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100972716B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| US8026139B2 (en) | Method of fabricating a non-volatile memory device | |
| KR20040022996A (ko) | 브롬화수소(ＨＢｒ) 및 헬륨(Ｈｅ) 가스를 사용한 부유게이트 패턴 형성방법 및 이를 이용하는 플래쉬 메모리장치 제조방법 | |
| KR100612558B1 (ko) | 난드 플래시 메모리 소자의 제조 방법 | |
| KR101038603B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20090104252A (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP2008084975A (ja) | 半導体装置、およびその製造方法 | |
| KR20070008969A (ko) | 플래시 메모리 장치의 제조 방법 | |
| KR101009068B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100661216B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100788364B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20100003833A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100811258B1 (ko) | 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 | |
| KR20100074629A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20060123989A (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| KR100976684B1 (ko) | 반도체 메모리 소자의 콘택홀 형성 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100751685B1 (ko) | 게이트 형성 방법 | |
| KR100865023B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20020085228A (ko) | 반도체 소자의 게이트 형성방법 | |
| KR20090123514A (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |