KR20060123989A - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 형성된 패터닝된 하드 마스크막을 마스크로 패턴 밀도가 조대한 선택 트랜지스터 영역 및 주변 영역의 텅스텐막 및 제2폴리실리콘막을 식각함으로써 패턴 밀도가 조밀한 셀 영역의 제2폴리실리콘막이 일부 제거된다. 그런 다음, 선택 트랜지스트 영역과 주변 영역에 감광막을 형성한 후, 셀 영역의 잔여 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 식각하여 게이트를 형성하는데, 게이트 식각 공정시 텅스텐막과 유전체막을 질화막으로 캡핑(capping)시킴으로써, 텅스텐막에서 발생되는 이상산화를 방지하고, 유전체막에서 발생되는 스마일(smile)을 개선 할 수 있다.
텅스텐막 게이트, 선택적 산화, 이상산화, 스마일
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
104 : 제1폴리실리콘막 106 : 유전체막
108 : 제2폴리실리콘막 110 : 텅스텐막
112 : 하드 마스크막 114 : 감광막
116 : 질화막 118 : 재산화공정
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 텅스 텐 캡핑(capping)이 가능한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적인 STI(Shallow Trench Isolation)를 적용한 낸드 플래쉬 메모리 소자에서의 게이트 형성방법은, 셀 영역, 선택 트랜지스터 영역 및 주변(peri) 영역이 확정된 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성한 후, 선택 트랜지스터 영역과 주변 영역의 유전체막을 제거한다. 전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 하드 마스크막을 순차적으로 형성한다. 하드 마스크막을 노광 및 현상 공정으로 패터닝한 후, 패터닝된 하드 마스크막을 마스크로 텅스텐막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 식각하여 컨트롤 게이트를 형성한다. 이때, 선택 트랜지스터 영역과 주변 영역에서는 게이트가 형성 되지만, 셀 영역에서는 유전체막 상부에서 식각이 정지되어 셀과 셀이 분리 되지 않는다. 이로 인해, 선택 트랜지스터 영역과 주변 영역에 감광막(Photo Resist)을 도포한 후, 셀 영역의 유전체막 및 제1폴리실리콘막을 식각하여 게이트를 형성한다. 게이트 측벽에 O2 및 N2의 건식(dry) 방식 또는 H2O 및 O2의 습식(wet) 방식으로 재산화(re-oxidation) 공정을 실시한다.
그러나, 상술한 바와 같이 재산화공정을 진행할 경우, 텅스텐막에 이상산화가 발생한다. 텅스텐막의 이상산화를 방지하기 위해서는 선택적 산화(selective oxidation) 공정 및 텅스텐막을 캡핑할 수 있는 측벽 공정을 적용하여야 한다. 그러나 선택적 산화 공정의 H2 가스는 게이트 산화막의 질을 저하시키고, 이온 주입 영역에 증착된 질화막은 모든 트랜지스터의 임계전압값(Vt)의 분포를 나쁘게 하여 소자의 신뢰성을 저하시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 텅스텐막과 유전체막을 외부와 차단시켜 텅스텐막 이상산화 및 습식 방식에 의한 텅스텐막 손실을 방지하고, 유전체막 스마일(smile)을 개선하기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 패턴 밀도가 조밀한 셀 영역과 패턴 밀도가 조대한 선택 트랜지스터 영역 및 주변 영역이 확정된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성하는 단계와, 상기 선택 트랜지스터 영역 및 상기 주변 영역에 형성된 상기 유전체막을 제거하는 단계와, 전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 패터닝된 하드 마스크막을 형성하는 단계와, 상기 패터닝된 하드 마스크막을 마스크로 패턴 밀도가 조대한 상기 선택 트랜지스터 영역 및 상기 주변 영역의 상기 텅스텐막 및 제2폴리실리콘막을 식각하고, 이로 인해 상기 패턴 밀도가 조밀한 셀 영역의 상기 제2폴리실리콘막이 일부 제거되는 단계와, 상기 선택 트랜지스트 영역과 상기 주변 영역에 감광막을 형성한 후, 셀 영역의 상기 잔여 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 식각하는 단계와, 전체 구조 상부에 질화막을 형성하는 단계와, 상기 잔여 제1폴리실리콘막을 식각하여 게이트를 형성한 후, 상기 잔여 제1폴리실리콘막이 식각된 부분에 재산화공정을 실시하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 패턴 밀도가 조밀한 셀 영역과 패턴 밀도가 조대한 선택 트랜지스터 영역 및 주변 영역이 확정된 반도체 기판(100)이 제공된다. 반도체 기판(100) 상부에 게이트 산화막(102), 제1폴리실리콘막(104) 및 유전체막(106)을 형성한 후, 선택 트랜지스터 영역과 주변 영역에 형성된 유전체막(106)을 제거한다. 전체 구조 상부에 제2폴리실리콘막(108), 텅스텐막(110) 및 하드 마스크막(112)을 순차적으로 형성한다. 하드 마스크막(112)을 노광 및 현상 공정으로 패터닝한 후, 패터닝된 하드 마스크막(112)을 마스크로 패턴 밀도가 조대한 선택 트랜지스터 영역 및 주변 영역의 텅스텐막(110) 및 제2폴리실리콘막(108)을 식각하고, 이로 인해 패턴 밀도가 조밀한 셀 영역의 제2폴리실리콘막(108)이 일부 제거된다. 이를 로딩 효과라고 한다. 셀 영역의 제2폴리실리콘막(108)은 유전체막(106) 상부에 300Å 내지 500Å의 두께 정도 잔류하도록 한다. 제2폴리실리콘막(108)은 NF3, CF4, SF6 계열의 가스에 Cl2가스를 첨가한 가스로 식각한다.
도 1b를 참조하면, 선택 트랜지스트 영역과 주변 영역에 감광막(114)을 형성한 후, 셀 영역의 잔여 제2폴리실리콘막(108), 유전체막(106) 및 제1폴리실리콘막(104)을 식각한다. 이때, 제1폴리실리콘막(104)은 게이트 산화막(102) 상부에 300Å 내지 500Å의 두께 정도 잔류하도록 하고, 감광막(114)은 제거한다.
도 1c를 참조하면, 텅스텐막(110)의 이상산화를 방지하기 위해 전체 구조 상부에 질화막(116)을 형성한다. 이때, LP 방식 또는 PE 방식으로 50Å 내지 100Å 두께로 질화막(116)을 형성하거나, 또는 질화막(116) 대신 100℃ 내지 400℃의 온도에서 산화막을 형성하기도 한다. 또한, 질화막(116)이 텅스텐막(110)을 캡핑하고 있어 텅스텐막(110) 이상산화가 방지되고, 유전체막(106) 또한 질화막(116)이 캡핑하고 있어 스마일이 개선된다. 질화막(116) 형성 공정 후, 질화막(116)이 게이트 측벽에만 남도록 상부와 버텀(bottom) 부분의 질화막(116)을 식각한다.
도 1d를 참조하면, 잔여 제1폴리실리콘막(104)을 식각하여 게이트를 형성한 후, 잔여 제1폴리실리콘막(104)이 식각된 부분에 재산화공정(118)을 실시한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 텅스텐막과 유전체막을 질화막으로 캡핑 시킴으로써, 텅스텐 이상산화를 방지하고, 유전체막의 스마일을 개선할 수 있다. 그 결과, 텅스텐실리사이드막 게이트와 동일한 후속 공정을 적용할 수 있고, 소자의 특성 및 동작 속도를 향상시킬 수 있다.
Claims (8)
- 패턴 밀도가 조밀한 셀 영역과 패턴 밀도가 조대한 선택 트랜지스터 영역 및 주변 영역이 확정된 반도체 기판이 제공되는 단계;상기 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성하는 단계;상기 선택 트랜지스터 영역 및 상기 주변 영역에 형성된 상기 유전체막을 제거하는 단계;전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 패터닝된 하드 마스크막을 형성하는 단계;상기 패터닝된 하드 마스크막을 마스크로 패턴 밀도가 조대한 상기 선택 트랜지스터 영역 및 상기 주변 영역의 상기 텅스텐막 및 제2폴리실리콘막을 식각하고, 이로 인해 상기 패턴 밀도가 조밀한 셀 영역의 상기 제2폴리실리콘막이 일부 제거되는 단계;상기 선택 트랜지스트 영역과 상기 주변 영역에 감광막을 형성한 후, 셀 영역의 상기 잔여 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 식각하는 단계;전체 구조 상부에 질화막을 형성하는 단계; 및상기 잔여 제1폴리실리콘막을 식각하여 게이트를 형성한 후, 상기 잔여 제1폴리실리콘막이 식각된 부분에 재산화공정을 실시하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2폴리실리콘막은 NF3, CF4, SF6 계열의 가스에 Cl2가스가 첨가된 가스로 식각하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 셀 영역의 상기 제2폴리실리콘막은 상기 유전체막 상부에 300Å 내지 500Å의 두께 정도 잔류하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 셀 영역의 상기 제1폴리실리콘막은 상기 게이트 산화막 상부에 300Å 내지 500Å의 두께 정도 잔류하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 질화막은 50Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 질화막은 LP방식 또는 PE방식으로 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 질화막 형성 공정은 상기 질화막 대신 100℃ 내지 400℃의 온도에서 산화막을 사용하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 질화막 형성 공정 후, 상기 질화막은 상기 게이트 측벽에만 남도록 상부와 버텀 부분의 상기 질화막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 낸드 플래쉬 메모리 소자의 제조방법.
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