KR101158391B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로서, 하드마스크막을 적용하여 게이트를 형성하는 공정에서, 패턴 밀도에 따라 게이트 길이에 차이가 발생하는 것을 개선할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 게이트 형성방법은, 패턴밀도가 높은 영역과 낮은 영역이 정의된 반도체 기판 상에 폴리실리콘막, 산화막 및 질화막을 차례로 증착하는 단계; 상기 질화막 및 산화막을 선택적으로 식각하되, 상기 패턴밀도가 낮은 영역의 질화막 및 산화막의 CD가 상기 패턴밀도가 높은 영역의 질화막 및 산화막의 CD보다 증가되는 단계; 상기 패턴밀도가 낮은 영역의 상기 산화막을 선택적으로 소정두께만큼 측면식각하는 단계; 상기 식각후 잔류된 질화막을 선택적으로 제거하는 단계; 및 상기 잔류된 산화막을 식각마스크로 이용하여 상기 폴리실리콘막을 식각하는 단계를 포함한다.
CIS, 게이트, 길이(length), 하드마스크막, 질화막

Description

반도체 소자의 게이트 형성방법{Method of forming a gate in a semiconductor device}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 게이트 형성방법에서의 문제점을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 형성된 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
<도면의 주요부분에 대한 부호설명>
200: 반도체 기판 201: 게이트 산화막
202: 폴리실리콘막 202a: 게이트
203: 산화막 204: 질화막
205: 제 1 감광막 패턴 206: 제 2 감광막 패턴
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로서, 특히, 하드마스크막을 적용하여 게이트를 형성하는 공정에서, 패턴 밀도에 따라 게이트 길이에 차이가 발생하는 것을 개선할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로, 반도체 소자 중, CIS(CMOS image sensor) 소자는 게이트를 형성한 후, 포토다이오드(photodiode)를 형성하기 위하여 이온 주입 공정을 수행하게 되는데, 이때 게이트 하부 채널영역의 채널링(channeling) 방지를 위하여, 이온 주입 배리어막(barrier)이 요구되며, 이를 위해서 게이트 형성 공정에서 하드마스크막을 적용하게 된다.
그러나, 하드마스크막을 적용하여 게이트를 형성할 때, 패턴 밀도가 낮은 영역에서의 게이트 길이가, 포토 공정에서 정의되는 게이트 길이보다 더 증가하는 문제가 발생하게 된다. 이로 인해, 게이트 형성시, 패턴 밀도 차이에 따라 원치 않는 CD(critical dimension: 이하 "CD"라 칭함.) 차이가 발생하게 되어, 게이트 길이의 불균일성을 가져오는 문제가 발생하게 된다.
이러한, 게이트 길이의 불균일성은 트랜지스터의 동작 전압(operation voltage)의 변화(shift)로 인해, 소자의 정상적인 동작에 문제를 발생시키게 되고, 특히, CIS 소자의 포토다이오드 형성을 위한 이온 주입 공정에서 포토다이오드의 이온 주입 도핑 프로파일의 균일성을 악화시켜 소자의 광특성에 악영향을 미칠 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 게이트 형성방법에서의 문제점을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 먼저, 소자 분리 공정 및 웰 형성 공정을 실시하고, 패턴밀도가 높은 영역과 낮은 영역이 정의된 반도체 기판(100)을 제공한다. 상기 반도체 기판(100) 상에 게이트 산화막(101), 폴리실리콘막(102) 및 하드마스크용 산화막(103)을 차례로 증착한다. 상기 게이트 산화막(101)은 열산화공정을 수행하여 형성될 수 있다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 하드마스크용 산화막(103) 상에 감광막(도시안됨)을 도포한 후, 노광 및 현상 공정을 수행하여, 게이트를 형성하기 위한 영역을 한정하는 감광막 패턴(104)을 형성한다.
다음으로, 도 1c에 도시한 바와 같이, 상기 감광막 패턴(104)을 식각마스크로 이용하여, 상기 하드마스크용 산화막(103)을 식각한다. 상기 하드마스크용 산화막(103)의 식각공정은, 일반적으로, CF 계열의 가스(gas)를 이용하여 건식으로 수행하며 CD를 제어하기 위하여, 측벽 패시베이션(passivation)이 요구되므로, CF3 가스를 더 추가하여 수행한다. 그러나, 상기 CF3 가스를 추가하게 되면, 폴리머(polymer)의 발생량이 증가하여, 패턴 밀도 차이에 의한 측벽 페시베이션 정도에 차이를 발생시키게 되어, 이로 인해, 패터닝되는 막의 패턴의 밀도가 높은 영역에 비해, 패턴의 밀도가 낮은 영역에서 CD가 크게 증가한다.
따라서, 식각 후 잔류하는 패턴 밀도가 낮은 영역에서의 산화막(103)의 길이 는, 패턴 밀도가 높은 영역에서의 산화막(103)의 길이보다 더 길게 형성된다. 이러한, 하드마스크용 산화막(103)의 식각공정에 의한 CD의 불균일성은, 후속적으로 진행되는 게이트 형성 공정에서, 게이트가 일정하게 형성되지 않는 원인이 된다. 그런 다음, 상기 감광막 패턴(104)을 제거한다.
그 다음에, 도 1d에 도시한 바와 같이, 식각 후 잔류하는 산화막(103)을 식각마스크로 이용하여, 상기 폴리실리콘막(102)을 식각하여 게이트(102a)를 형성한다. 상기 폴리실리콘막(102)은 Cl2 및 HBr 가스를 이용하여 플라즈마 공정을 수행하여 식각한다.
여기서, 종래기술에 따라 형성되는 게이트(102a)는, 패턴 밀도 차이로 인한 하드마스크용 산화막(103)의 CD 불균일성이 그대로 반영되게 되므로, 길이가 균일하지 못하게 형성되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 하드마스크용 산화막의 건식 식각공정에서 패턴 밀도가 낮은 영역의 산화막 CD가 증가되더라도, 감광막 패턴을 이용하여 패턴 밀도가 높은 영역에서의 하드마스크막을 보호한 다음, 패턴 밀도가 낮은 영역에서의 하드마스크막의 CD를 감소시킴으로써, 후속적으로 진행되는 게이트 형성 공정에서, 패턴 밀도 차이로 인한 게이트 CD 불균일성을 개선할 수 있는 반도체 소자의 게이트 형성방법을 제공하 는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 형성방법은, 패턴밀도가 높은 영역과 낮은 영역이 정의된 반도체 기판 상에 폴리실리콘막, 산화막 및 질화막을 차례로 증착하는 단계; 상기 질화막 및 산화막을 선택적으로 식각하되, 상기 패턴밀도가 낮은 영역의 질화막 및 산화막의 CD가 상기 패턴밀도가 높은 영역의 질화막 및 산화막의 CD보다 증가되는 단계; 상기 패턴밀도가 낮은 영역의 상기 산화막을 선택적으로 소정두께만큼 측면식각하는 단계; 상기 식각후 잔류된 질화막을 선택적으로 제거하는 단계; 및 상기 잔류된 산화막을 식각마스크로 이용하여 상기 폴리실리콘막을 식각하는 단계를 포함한다.
그리고, 상기 패턴밀도가 낮은 영역의 상기 산화막을 소정두께만큼 측면식각하는 단계는, 상기 폴리실리콘막 상에, 상기 패턴밀도가 높은 영역 상에 식각후 잔류된 산화막 및 질화막을 덮고, 상기 패턴밀도가 낮은 영역 상에 식각후 잔류된 산화막 및 질화막을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 의해 노출된 상기 패턴밀도가 낮은 영역 상의 상기 산화막을 선택적으로 측면식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 패턴밀도가 낮은 영역의 상기 산화막의 측면식각 공정은, 상기 패턴밀도가 낮은 영역의 산화막의 CD가 상기 패턴밀도가 높은 영역의 산화막의 CD와 동일해지도록 수행하는 것을 특징으로 한다.
또한, 상기 패턴밀도가 낮은 영역의 상기 산화막의 측면식각 공정은, 묽은 HF 또는 BOE를 사용하는 것을 특징으로 한다.
또한, 상기 질화막의 제거 공정은, 인산 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 형성된 반도체 소자 중 CIS 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 먼저, 소자 분리 공정 및 웰 형성 공정을 실시하고, 패턴밀도가 높은 영역과 낮은 영역이 정의된 반도체 기판(200)을 제공한다. 상기 반도체 기판(200) 상에 게이트 산화막(201) 및 폴리실리콘막(202)을 차례로 증착한다. 상기 게이트 산화막(201)은 열산화공정을 수행하여 형성할 수 있다.
이어서, 상기 폴리실리콘막(202) 상에 하드마스크용 산화막(203) 및 질화막(204)를 차례로 증착한다. 상기 질화막(204)은 후속적으로 수행되는 하드마스크용 산화막(203)의 식각공정에서 상기 산화막(203)의 상부가 손실되는 것을 방지하기 위하여 이용한다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 질화막(204) 상에 감광막(도시 안됨)을 도포한 후, 노광 및 현상 공정을 수행하여, 게이트를 형성하기 위한 영역을 한정하는 제 1 감광막 패턴(205)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, 상기 제 1 감광막 패턴(205)을 식각마스크로 이용하여, 상기 질화막(204) 및 산화막(203)을 식각한다. 상기 질화막(204) 및 산화막(203)의 식각공정은, 일반적으로, CF 계열의 가스를 이용하여 건식으로 수행하며 CD를 제어하기 위하여, 측벽 패시베이션이 요구되므로, CF3 가스를 더 추가하여 수행한다. 그러나, 상기 CF3 가스를 추가하게 되면, 폴리머의 발생량이 증가하여, 패턴 밀도 차이에 의한 측벽 페시베이션 정도에 차이를 발생시키게 되어, 이로 인해, 패터닝되는 막의 패턴의 밀도가 높은 영역에 비해, 패턴의 밀도가 낮은 영역에서 CD가 크게 증가한다.
따라서, 식각 후 잔류하는 패턴밀도가 낮은 영역에서의 산화막(203)의 길이는, 패턴 밀도가 높은 영역에서의 산화막(203)의 길이보다 더 길게 형성된다. 계속해서, 상기 제 1 감광막 패턴(205)을 제거한다.
그런 다음, 도 2d에 도시한 바와 같이, 식각공정이 완료된 후 잔류하는 질화막(204) 및 산화막(203)을 포함하는 폴리실리콘막(202) 상에 감광막(도시안됨) 도포하고, 노광 및 현상하여, 상기 게이트 형성용 폴리막(202)의 패턴밀도가 높은 영역 상에 제 2 감광막패턴(206)을 형성한다. 상기 제 2 감광막패턴(206)은, 후속적으로 진행되는 패턴 밀도가 낮은 영역에서의 질화막(204) 및 산화막(203)의 식각공정시, 패턴 밀도가 높은 영역에서의 질화막(204) 및 산화막(203)을 보호하는 역할 을 한다.
그 후에, 도 2e에 도시한 바와 같이, 상기 패턴 밀도가 낮은 영역의 질화막(204) 하부에 형성된 산화막(203)을, 상기 식각공정에서 발행한 폴리머에 의해 증가한 CD만큼 선택적으로 식각한다.
상기 식각공정은, 다일루트(dilute) HF 및 BOE(Buffered oxide etchant) 용액을 식각용액으로 이용하는, 습식 식각 공정을 적용하여 수행할 수 있다. 여기서, 상기 습식 식각 공정에서 사용되는 식각 용액은 상기 질화막(204)과 높은 선택비를 가지기 때문에, 상기 산화막(203)이 식각되는 과정에서 상기 질화막(204)의 손실은 발생하지 않는다.
또한, 상기 산화막(203)의 습식 식각 공정은, 상기 게이트 형성용 폴리막(202) 상에 존재하는 이물질을 제거하는 효과가 있어서, 후속적으로 진행되는 게이트(202a) 형성시에, 발생할 수 있는 결함(defect)을 감소시킬 수 있다. 그 후에, 제 2 감광막 패턴(206)을 제거한다.
따라서, 본 발명에서는, 제 2 감광막 패턴(206)을 이용하여 패턴 밀도가 높은 영역에서의 산화막(203)을 보호한 다음, 패턴 밀도가 낮은 영역에서의 산화막(203)을 증가한 CD만큼 식각함으로써, 패턴 밀도 차이에 의한 산화막(203)의 CD 불균일성이 개선될 수 있다. 또한, 포토 공정을 통해 특정 영역의 게이트를 보호할 수 있어서, 게이트 CD를 제어하기 용이하다.
다음, 상기 질화막(204)을 인산(HPO4) 용액을 이용하여 습식 식각 공정을 수 행하여 제거한다. 이때, 인산 용액은 상기 산화막(203)을 이루고 있는 산화막과 높은 선택비를 가지기 때문에, 상기 질화막(204)의 식각공정으로 인하여 산화막(203)이 식각되지는 않는다.
그런 다음, 도 2f에 도시한 바와 같이, 상기 식각 후 잔류하는 산화막(203)을 식각마스크로 이용하여, 상기 게이트 형성용 폴리막(202)을 식각하여 게이트(202a)를 형성한다. 상기 게이트 형성용 폴리막(202)은, Cl2 및 HBr 가스를 이용하여 플라즈마 공정을 수행하여 식각한다.
상술한 바와 같이, 본 발명에서는, 균일화된 산화막(203) CD를 이용하여, 길이가 균일한 게이트(202a)를 형성할 수 있다. 따라서, 게이트(202a)의 길이가 일정해짐에 따라, 트랜지스터의 동작 전압(operation voltage)의 변화(shift)로 인해, 소자의 동작에 불량이 발생하는 것을 방지할 수 있을 뿐만 아니라, CIS의 경우에는 칩(chip)별 광특성을 균일화시킬 수 있는 효과가 있다. 또한, 게이트 CD 불균일성을 개선하여 산화막(203) 및 게이트(202a) 형성을 위한 식각 공정에서 공정 마진을 증가시킬 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 형성방법에 의하면, 하드마스크용 산화막의 건식 식각공정에서 패턴 밀도가 낮은 영역의 산화막 CD가 증가되더라도, 감광막 패턴을 이용하여 패턴 밀도가 높은 영역에서의 하드마스크용 산화막을 보호한 다음, 패턴 밀도가 낮은 영역에서의 하드마스크용 산화막의 CD를 감소시킴으로써, 후속적으로 진행되는 게이트 형성 공정에서, 패턴 밀도 차이로 인한 게이트 CD 불균일성을 개선할 수 있는 효과가 있다.
여기서, 게이트 길이가 일정해짐에 따라, 트랜지스터의 동작 전압의 변화로 인해, 소자의 동작에 불량이 발생하는 것을 방지할 수 있을 뿐만 아니라, CIS 소자의 포토다이오드 형성을 위한 이온 주입 공정에서 포토다이오드의 이온 주입 도핑 프로파일을 일정하게 함으로써, 칩별 광특성을 균일하게 개선시킬 수 있는 효과가 있다.
그리고, 게이트 CD 불균일성을 개선하여 하드마스크막 및 게이트 형성을 위한 식각 공정에서 공정 마진을 증가시킬 수 있고, 포토 공정을 통해 특정 영역의 게이트를 보호할 수 있어서, 게이트 CD를 제어하기 용이하다.
또한, 본 발명은, 하드마스크막을 이용하여 게이트를 형성하는 모든 공정에 적용될 수 있다는 장점이 있다.

Claims (5)

  1. 제1 패턴밀도를 가진 제1 영역과 상기 제1 패턴밀도보다 낮은 제2 패턴밀도를 가진 제2 영역을 포함하는 반도체 기판 상에 폴리실리콘막, 산화막 및 질화막을 차례로 증착하는 단계;
    상기 질화막 및 산화막을 선택적으로 식각하는 단계;
    상기 폴리실리콘막 상에, 상기 제1 영역 상에 식각후 잔류된 산화막 및 질화막을 덮고, 상기 제2 영역 상에 식각후 잔류된 산화막 및 질화막을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴에 의해 노출된 상기 제2 영역 상의 상기 산화막을 선택적으로 측면식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 식각후 잔류된 질화막을 선택적으로 제거하는 단계; 및
    상기 잔류된 산화막을 식각마스크로 이용하여 상기 폴리실리콘막을 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 영역의 상기 산화막의 측면식각 공정은, 상기 제2 영역의 산화막의 CD가 상기 제1 영역의 산화막의 CD와 동일해지도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서,
    상기 제2 영역의 상기 산화막의 측면식각 공정은, 다일루트 HF 및 BOE 용액을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1 항에 있어서,
    상기 질화막의 제거 공정은, 인산 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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