KR101004691B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents
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Abstract
본 발명은 DPT(Double Patterning Technology) 공정시 두 번에 걸친 마스크 작업으로 인한 라인 선폭의 임계치수 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층 상에 제1 식각 저지막을 형성하는 단계와, 상기 제1 식각 저지층 상에 제2 식각 저지막을 형성하는 단계와, 상기 제2 식각 저지막 상에 제1 희생막을 형성하는 단계와, 상기 제1 희생막과 상기 제2 식각 저지막을 국부적으로 식각하여 제1 희생 패턴을 형성하는 단계와, 상기 제1 희생 패턴을 포함하는 상기 제1 식각 저지막 상부면을 따라 절연막을 형성하는 단계와, 상기 절연막을 덮도록 상기 절연막 상에 제2 희생막을 형성하는 단계와, 상기 제1 희생 패턴이 노출되도록 상기 제2 희생막과 상기 절연막을 평탄화하는 단계와, 상기 제1 희생 패턴과 상기 제2 희생막을 제거하는 단계와, 상기 제2 식각 저지막과 상기 절연막을 식각하여 제2 희생 패턴을 형성하는 단계와, 상기 제2 희생 패턴을 식각 장벽층으로 상기 제1 식각 저지막을 식각하는 단계와, 상기 제1 식각 저지막을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
반도체 소자, 하드 마스크, 희생막, 미세패턴
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세패턴 형성방법에 관한 것이다.
최근에는 반도체 소자가 고집적화되어 감에 따라 40nm급 이하의 라인 앤드 스페이스(Line and Space; 이하, LS라 함)가 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광장비의 한계 상 60nm급 이하의 'LS'를 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광장비를 그대로 이용하면서 60nm 이하의 미세한 'LS'를 구현하기 위하여 DPT(Double Patterning Technology) 공정기술이 제안되었다.
이하, 도 1a 내지 도 1d를 결부시켜 DPT 공정을 적용한 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 설명하기로 한다. 도 1a 내지 도 1d는 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 피식각층(101)이 형성된 반도체 기판(100) 상에 순차적으로 이종의 물질로 이루어진 제1 및 제2 하드 마스크(102, 103)를 형 성한다.
이어서, 제2 하드 마스크(103) 상에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 포함하는 마스크 공정을 실시하여 감광막 패턴(104)(이하, 제1 감광막 패턴이라 함)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 감광막 패턴(104)을 이용한 식각공정을 실시하여 제2 하드 마스크(103, 도 1a참조)를 식각한다. 이로써, 제2 하드 마스크 패턴(103A)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 마스크 공정을 실시하여 제2 하드 마스크 패턴(103A) 사이에 감광막 패턴(105)(이하, 제2 감광막 패턴이라 함)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 제2 하드 마스크 패턴(103A, 도 1c참조)과 제2 감광막 패턴(105, 도 1c참조)을 식각 마스크로 이용한 식각공정을 실시하여 제1 하드 마스크(102, 도 1c참조)를 식각한다. 이로써, 제1 하드 마스크 패턴(102A)이 형성된다.
이어서, 제1 하드 마스크 패턴(102A)을 식각 마스크로 이용한 식각공정을 실시하여 피식각층(101)을 식각한다. 이로써, 미세패턴(또는, 라인)(미도시)이 형성된다.
이와 같이, DPT 공정기술을 적용한 종래기술에 따른 반도체 소자의 미세패턴 형성방법에 있어서, 큰 문제점은 미세패턴의 선폭 균일성이 첫 번째와 두 번째 마스크의 정렬 정확성(overlay accuracy)에 좌우된다는 점이다. 소자 특성에 적합한 미세패턴의 선폭 균일성을 확보하기 위해서는 첫 번째 마스크와 두 번째 마스크의 정렬이 '│Mean│+3σ' 기준으로 4nm 이하로 제어되어야 하나, 실제 노광 장비에선 아직 3σ를 7nm 정도 밖에 제어하지 못하고 있어 장비 개발이 요구되나, 기술적 한계로 구현되지 못하고 있다. 더욱이, 도 1c에 도시된 바와 같이, 제2 하드 마스크 패턴(103A)이 형성된 상태에서 마스크 공정을 통해 제2 감광막 패턴(105)을 형성함에 따라 제2 하드 마스크 패턴(103A)이 손실되어 제2 하드 마스크 패턴(103A)의 임계치수가 변형된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, DPT 공정시 두 번에 걸친 마스크 작업으로 인한 라인 선폭의 임계치수 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 피식각층 상에 제1 식각 저지막을 형성하는 단계와, 상기 제1 식각 저지막 상에 제2 식각 저지막을 형성하는 단계와, 상기 제2 식각 저지막 상에 제1 희생막을 형성하는 단계와, 상기 제1 희생막과 상기 제2 식각 저지막을 국부적으로 식각하여 제1 희생 패턴을 형성하는 단계와, 상기 제1 희생 패턴을 포함하는 상기 제1 식각 저지막 상부면을 따라 절연막을 형성하는 단계와, 상기 절연막을 덮도록 상기 절연막 상에 제2 희생막을 형성하는 단계와, 상기 제1 희생 패턴이 노출되도록 상기 제2 희생막과 상기 절연막을 평탄화하는 단계와, 상기 제1 희생 패턴과 상기 제2 희생막을 제거하는 단계와, 상기 제2 식각 저지막과 상기 절연막을 식각하여 제2 희생 패턴을 형성하는 단계와, 상기 제2 희생 패턴을 식각 장벽층으로 상기 제1 식각 저지막을 식각하는 단계와, 상기 제1 식각 저지막을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 한번의 마스크 공정만으로도 DPT 공정과 같은 미세패턴을 구현할 수 있다.
둘째, 본 발명에 의하면, 일반적인 DPT 공정시 실시되는 두번의 마스크 공정에 기인하여 발생되는 오정렬 문제에 의한 라인 임계치수의 불균일성을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 일례로 게이트 전극 상부에 형성된 하드 마스크를 피식각층으로 하는 반도체 소자의 미세패턴 형성방법 을 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 피식각층으로 하드 마스크(201)를 형성한다. 이때, 하드 마스크(201)는 질화막, 산화질화막, 카본이 함유된 막, 예컨대 비정질카본막(amorphous carbon layer), 다결정실리콘막 또는 이들의 적층막 중 선택된 어느 하나로 형성할 수 있다. 예컨대, 질화막은 실리콘질화막(Si3N4), 산화질화막은 실리콘산화질화막(SiON)막으로 형성한다.
이어서, 하드 마스크(201) 상에 식각 저지막(202)(이하, 제1 식각 저지막이라 함)을 형성한다. 이때, 제1 식각 저지막(202)은 하드 마스크(201)와 식각 선택비를 갖는 이종의 물질로 형성한다. 예컨대, 산화막(예컨대, 실리콘산화막(SiO2)), 질화막(예컨대, 실리콘질화막), 산화질화막(예컨대, 실리콘산화질화막) 또는 다결정실리콘막(예컨대, 도프트(doped) 또는 언-도프트(un-doped)) 중 선택된 어느 하나로 형성한다.
이어서, 제1 식각 저지막(202) 상에 제2 식각 저지막(203)을 형성한다. 이때, 제2 식각 저지막(203)은 제1 식각 저지막(202)과 높은 식각 선택비를 갖는 물질들 중에서 선택되며, 특히 후속 공정을 통해 형성될 스페이서용 절연막(209, 도 2d참조)과 동일한 물질로 형성한다. 예컨대, 산화막(예컨대, 실리콘산화막), 질화막(예컨대, 실리콘질화막), 산화질화막(예컨대, 실리콘산화질화막) 또는 다결정실리콘막(예컨대, 도프트 또는 언-도프트) 중 선택된 어느 하나의 막으로 형성할 수 있다. 이러한, 제2 식각 저지막(203)은 이머젼(immersion) 감광막 패턴의 변 형(deformation)과 식각 선택비 감소에 따른 패턴 불량을 개선하기 위하여 형성한다.
이어서, 제2 식각 저지막(203) 상에 희생막(204)(이하, 제1 희생막이라 함)을 형성한다. 이때, 제1 희생막(204)은 제2 식각 저지막(203)과 높은 식각 선택비를 갖는 물질들 중에서 선택된 어느 하나로 형성할 수 있다. 예컨대, 제1 희생막(204)은 습식식각공정을 통해 제거가 용이한 산화막(실리콘산화막), 스핀 코팅막(spin coating layer)으로 형성하거나, 건식식각공정을 통해 제거가 용이한 다결정실리콘막 또는 비정질카본막으로 형성한다. 바람직하게 산화막으로는 TEOS(Tetra Ethyle Ortho Silicate), HARP(High Aspect Ratio Process)를 사용하고, 스핀 코팅막으로는 SOD(Spin On Dielectric), SOG(Spin On Glass)막을 사용한다.
이어서, 제1 희생막(204) 상에 반사 방지층(207)을 형성한다. 이때, 반사 방지층(207)은 BARC(Bottom Anti-Reflective Coating)(206)의 단층막으로 형성하거나, 화학기상증착(Chemical Vapor Deposition, 이하, CVD라 함)으로 증착되는DARC(Dielectric Anti-Reflective Coating)(205)와 BARC(206)의 적층막으로 형성할 수도 있다. 예컨대, DARC(205)는 굴절률(refractive index)이 1.95이고, 소화계수(extinction coefficient)가 0.53인 물질로 형성하고, BARC(206)는 유기 물질로 형성한다.
이어서, 반사 방지층(207) 상에 감광막 패턴(208)을 형성한다. 이때, 감광막 패턴(208)을 형성하기 위한 노광공정은 최종 감광막패턴(208)의 LS 비가 1:3(L:S)이 되도록 실시하며, 공정상의 변동성을 고려하여 1:2.5~1:3.5(L:S)의 범위 내에서 실시한다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(208)을 이용하여 반사 방지층(207A), 제1 희생막(204A), 제2 식각 저지막(203A)을 식각한다. 이때, 식각공정은 제1 식각 저지막(202)이 노출되도록 실시하며, 건식 또는 습식식각공정 모두 가능하다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(208, 도 2b참조), 반사 방지층(207A, 도 2b참조)을 제거한다. 이때, 제거공정은 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정으로 실시할 수 있다. 이로써, 제1 희생 패턴이 형성된다.
이어서, 도 2d에 도시된 바와 같이, 제1 희생막(204A)을 포함하는 제1 식각 저지막(202) 상에 절연막(209)을 형성한다. 이때, 절연막(209)은 제1 희생막(204A)을 포함하는 전체 구조 상부면을 따라 균일한 두께를 갖는 라이너 형태(liner type)로 형성한다. 이를 위해, 피복률(step coverage rate)이 0.9 이상으로 우수한 특성을 갖는 물질로 형성한다. 여기서, 피복률이라 함은 증착되는 물질의 부위별 두께가 일정한 정도를 나타내는 두께 균일성을 의미한다. 즉, 피복률이라 함은 제1 희생막(204A) 상부에 증착되는 두께(T1)와, 제1 희생막(204A)의 측벽에 증착되는 두께(T2)(또는, 제1 식각 저지막(202) 상부에 증착되는 두께(T3))의 비를 나타낸다. 따라서, 피복률이 0.9 이상이라 함은 T2(또는, T3)/T1가 0.9 이상인 것을 의미한다. 이와 같이, 피복률을 0.9 이상으로 하기 위해 원자층 증착(Atomic Layer Dielectric, ALD) 공정으로 형성하는 것이 바람직하다. 또한, 절연막(209)은 제1 식각 저지막(202)과 동일한 물질 또는 식각 선택비가 유사, 바람직하게는 1:1인 물질을 이용하여 제1 식각 저지막(202)과 동일한 두께로 형성할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 절연막(209)을 덮도록 그 상부에 제2 희생막(210)을 형성한다. 이때, 제2 희생막(210)은 제1 희생막(204A)과 동일한 물질로 형성하거나, 선택비가 유사, 바람직하게는 1:1인 물질 중 선택된 어느 하나로 형성할 수 있다. 또한, 제2 희생막(210)은 제1 희생막(204A) 사이가 매립되도록 형성한다.
이어서, 도 2f에 도시된 바와 같이, 제1 희생막(204A) 상부가 노출되도록 제2 희생막(210A)과 절연막(209A)을 평탄화한다. 이때, 평탄화 공정은 플라즈마 식각(plasma etch) 장비를 이용한 식각공정, 예컨대 에치백(etch back) 공정으로 실시하거나, 화학적기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정으로 실시할 수 있다.
이어서, 도 2g에 도시된 바와 같이, 제1 및 제2 희생막(204A, 210A, 도 2f참조)을 선택적으로 제거한다. 이때, 제거공정은 제2 식각 저지막(203A)과 절연막(209A)을 식각 장벽층으로 이용하여 실시한다. 예컨대, 제1 및 제2 희생막(204A, 210A)이 산화막으로 형성된 경우 DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액으로 실시하고, 비정질카본막으로 형성된 경우 질소(N2)와 산소(O2)를 사용하여 건식식각하고, 다결정실리콘막으로 형성된 경우 Cl2, HBr 또는 이들의 혼합가스를 사용하여 건식식각한다.
이어서, 도 2h에 도시된 바와 같이, 제1 식각 저지막(202)을 식각 장벽층으로 절연막(209A, 도 2g참조)과 제2 식각 저지막(203A)을 전면 식각하여 제2 희생 패턴(209B)을 형성한다. 이때, 식각공정은 건식식각공정, 예컨대 에치백 공정으로 실시하되, 제1 식각 저지막(202)의 손상이 최소화되록 높은 식각 선택 조건에서 실시한다.
이어서, 도 2i에 도시된 바와 같이, 제2 희생 패턴(209C)을 식각 장벽층으로 이용하여 제1 식각 저지막(202A)을 식각한다. 이때, 식각공정은 건식식각공정으로 실시한다.
이어서, 도 2j에 도시된 바와 같이, 제2 희생 패턴(209C, 도 2i참조)과 제1 식각 저지막(202A), 특히 제1 식각 저지막(202A)을 식각 장벽층으로 이용하여 피식각층인 하드 마스크(201A)를 식각한다. 이로써, 'LS'가 1:1인 하드 마스크 패턴이 형성된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 피식각층으로 하드 마스크를 적용하였으나, 이는 설명의 편의를 위한 것으로, 도전층을 포함하여 반도체 소자에서 사용되는 모든 물질에 대해 적용할 수도 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판
201, 201A : 하드 마스크(피식각층)
202, 202A, 202B : 제1 식각 저지막
203, 203A : 제2 식각 저지막
204, 204A : 제1 희생막(제1 희생 패턴)
205, 205A : DARC
206, 206A : BARC
207, 207A : 반사 방지층
208 : 감광막 패턴
209, 209A : 절연막
209B, 209C : 제2 희생 패턴
210, 210A : 제2 희생막
Claims (13)
- 피식각층 상에 제1 식각 저지막을 형성하는 단계;상기 제1 식각 저지막 상에 상기 제1 식각 저지막과 식각선택비를 갖는 제2 식각 저지막을 형성하는 단계;상기 제2 식각 저지막 상에 제1 희생막을 형성하는 단계;상기 제1 희생막과 상기 제2 식각 저지막을 국부적으로 식각하여 제1 희생 패턴을 형성하는 단계;상기 제1 희생 패턴을 포함하는 상기 제1 식각 저지막 상부면을 따라 절연막을 형성하는 단계;상기 절연막을 덮도록 상기 절연막 상에 제2 희생막을 형성하는 단계;상기 제1 희생 패턴이 노출되도록 상기 제2 희생막과 상기 절연막을 평탄화하는 단계;상기 제1 희생 패턴과 상기 제2 희생막을 제거하는 단계;상기 절연막 일부와 상기 제2 식각 저지막을 식각하여 제2 희생패턴을 형성하는 단계;상기 제2 희생 패턴을 식각 장벽층으로 상기 제1 식각 저지막을 식각하는 단계; 및상기 제1 식각 저지막을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 희생막은 서로 동일한 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 희생막은 식각 선택비가 1:1인 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 희생막은 상기 제1 및 제2 식각 저지막과 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 희생막은 상기 절연막과 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 및 제2 희생막 각각은 산화막, 스핀 코팅막, 다결정실리콘막 또는 비정질카본막 중 선택된 어느 하나로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 절연막은 상기 제2 식각 저지막과 동일한 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 절연막은 상기 제2 식각 저지막과 식각 선택비가 1:1인 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 희생막을 형성하는 단계 후,상기 제1 희생막 상에 반사 방지층을 형성하는 단계를 더 포함하는 반도체 소자의 미세패턴 형성방법.
- 제 9 항에 있어서,상기 반사 방지층은 BARC(Bottom Anti-Reflective Coating)로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 9 항에 있어서,상기 반사 방지층은 DARC(Dielectric Anti-Reflective Coating)와 BARC(Bottom Anti-Reflective Coating)의 적층 구조로 형성하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제1 희생 패턴과 상기 제2 희생막을 제거하는 단계는 건식 또는 습식식각공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
- 제 1 항에 있어서,상기 제2 희생막과 상기 절연막을 평탄화하는 단계는 에치백 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
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