KR20090067508A - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

Info

Publication number
KR20090067508A
KR20090067508A KR1020070135189A KR20070135189A KR20090067508A KR 20090067508 A KR20090067508 A KR 20090067508A KR 1020070135189 A KR1020070135189 A KR 1020070135189A KR 20070135189 A KR20070135189 A KR 20070135189A KR 20090067508 A KR20090067508 A KR 20090067508A
Authority
KR
South Korea
Prior art keywords
hard mask
forming
etching
pattern
layer
Prior art date
Application number
KR1020070135189A
Other languages
English (en)
Inventor
선준협
문승찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070135189A priority Critical patent/KR20090067508A/ko
Publication of KR20090067508A publication Critical patent/KR20090067508A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 DEET(Double Exposure Etch Technology) 공정시 두 번에 걸친 마스크(mask) 작업으로 인한 라인(line) 선폭의 임계치수 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층 상에 제1 및 제2 하드 마스크를 형성하는 단계와, 상기 제2 하드 마스크 상에 제1 희생막을 형성하는 단계와, 상기 제1 희생막을 국부적으로 식각하여 희생 패턴을 형성하는 단계와, 상기 희생 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 희생 패턴을 제거하는 단계와, 상기 스페이서를 덮도록 제2 희생막을 형성하는 단계와, 상기 스페이서의 상부 라운딩부가 제거되도록 상기 제2 희생막과 상기 스페이서를 평탄화하는 단계와, 상기 제2 희생막을 제거하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제1 하드 마스크 패턴을 식각 장벽층으로 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제1 및 제2 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
반도체 소자, 미세패턴, DEET

Description

반도체 소자의 미세패턴 형성방법{METHOD FOR FORMING MICROPATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세패턴 형성방법에 관한 것이다.
최근에는 반도체 소자가 고집적화되어 감에 따라 40nm급 이하의 라인 앤드 스페이스(Line and Space; 이하, LS라 함)가 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광장비의 한계 상 60nm급 이하의 'LS'를 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광장비를 그대로 이용하면서 60nm 이하의 미세한 'LS'를 구현하기 위하여 DEET(Double Exposure Etch Technology) 공정기술이 제안되었다.
이하, 도 1a 내지 도 1d를 결부시켜 DEET 공정을 적용한 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 설명하기로 한다. 도 1a 내지 도 1d는 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 피식각층(101)이 형성된 반도체 기판(100) 상에 순차적으로 이종의 물질로 이루어진 제1 및 제2 하드 마스크(102, 103)를 형 성한다.
이어서, 제2 하드 마스크(103) 상에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 포함하는 마스크 공정을 실시하여 감광막 패턴(104)(이하, 제1 감광막 패턴이라 함)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 감광막 패턴(104)을 이용한 식각공정을 실시하여 제2 하드 마스크(103, 도 1a참조)를 식각한다. 이로써, 제2 하드 마스크 패턴(103A)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 마스크 공정을 실시하여 제2 하드 마스크 패턴(103A) 사이에 감광막 패턴(105)(이하, 제2 감광막 패턴이라 함)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 제2 하드 마스크 패턴(103A, 도 1c참조)과 제2 감광막 패턴(105, 도 1c참조)을 식각 마스크로 이용한 식각공정을 실시하여 제1 하드 마스크(102, 도 1c참조)를 식각한다. 이로써, 제1 하드 마스크 패턴(102A)이 형성된다.
이어서, 제1 하드 마스크 패턴(102A)을 식각 마스크로 이용한 식각공정을 실시하여 피식각층(101)을 식각한다. 이로써, 미세패턴(또는, 라인)(미도시)이 형성된다.
이와 같이, DEET 공정기술을 적용한 종래기술에 따른 반도체 소자의 미세패턴 형성방법에 있어서, 큰 문제점은 미세패턴의 선폭 균일성이 첫 번째와 두 번째 마스크의 정렬 정확성(overlay accuracy)에 좌우된다는 점이다. 소자 특성에 적합 한 미세패턴의 선폭 균일성을 확보하기 위해서는 첫 번째 마스크와 두 번째 마스크의 정렬이 '│Mean│+3σ' 기준으로 4nm 이하로 제어되어야 하나, 실제 노광 장비에선 아직 3σ를 7nm 정도 밖에 제어하지 못하고 있어 장비 개발이 요구되나, 기술적 한계로 구현되지 못하고 있다. 더욱이, 도 1c에 도시된 바와 같이, 제2 하드 마스크 패턴(103A)이 형성된 상태에서 마스크 공정을 통해 제2 감광막 패턴(105)을 형성함에 따라 제2 하드 마스크 패턴(103A)이 손실되어 제2 하드 마스크 패턴(103A)의 임계치수가 변형된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, DEET 공정시 실시되는 두 번에 걸친 마스크 작업으로 인한 라인 선폭의 임계치수 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 피식각층 상에 제1 및 제2 하드 마스크를 형성하는 단계와, 상기 제2 하드 마스크 상에 제1 희생막을 형성하는 단계와, 상기 제1 희생막을 국부적으로 식각하여 희생 패턴을 형성하는 단계와, 상기 희생 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 희생 패턴을 제거하는 단계와, 상기 스페이서를 덮도록 제2 희생막을 형성하는 단계와, 상기 스페이서의 상부 라운딩부가 제거되도록 상기 제2 희생막과 상기 스페이서를 평탄화하는 단계와, 상기 제2 희생막을 제거하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제1 하드 마스크 패턴을 식각 장벽층으로 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제1 및 제2 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 한번의 마스크 공정만으로도 DEET 공정과 같은 미세패턴을 구현할 수 있다.
둘째, 본 발명에 의하면, 일반적인 DEET 공정시 실시되는 두번의 마스크 공정에 기인하여 발생되는 오정렬 문제에 의한 라인 임계치수의 불균일성을 개선시킬 수 있다.
셋째, 본 발명에 의하면, 스페이서를 제거한 후 하부 하드 마스크 패턴을 식각 장벽층으로 피식각층을 식각함으로써 스페이서를 식각 장벽층으로 피식각층을 식각하는 종래기술에서 발생되는 비대칭성 문제를 개선하여 수율을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 일례로 게이트 전극 상부에 형성된 하드 마스크를 피식각층으로 하는 반도체 소자의 미세패턴 형성방법을 설명한다.
먼저, 도 2a에 도시된 바와 같이, 게이트 전극(미도시)이 형성된 반도체 기판(200) 상에 하드 마스크인 피식각층(201)을 형성한다. 이때, 피식각층(201)은 상기 게이트 전극과 높은 식각 선택비를 갖는 물질들 중 선택된 어느 하나로 형성하는 것이 바람직하다. 예컨대, 피식각층(201)은 실리콘이 함유된 산화막 또는 질화막으로 형성하거나, 카본이 함유된 막, 다결정실리콘막 또는 이들이 적층된 적층막 중 선택된 어느 하나로 형성한다. 여기서는, 일례로 피식각층(201)은 카본이 함유된 막, 즉 비정질카본막으로 형성하며, 3000Å~6000Å, 바람직하게는 4500Å 두께로 형성한다.
한편, 상기 게이트 전극은 전이 금속, 다결정실리콘막, 금속실리사이드층 또는 이들이 적층된 적층막으로 형성할 수 있다. 이때, 전이 금속으로는 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, La, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg를 사용한다. 또한, 금속실리사이드층은 상기한 전이 금속과 실리콘의 반응을 통해 형성되며, 예컨대 텅스텐실리사이드층으로 형성한다.
이어서, 피식각층(201) 상에 제1 하드 마스크(202)를 형성한다. 이때, 제1 하드 마스크(202)는 피식각층(201)과 다른 이종의 물질, 더욱 구체적으로 피식각층(201)과 높은 식각 선택비를 갖는 이종의 물질들 중 선택된 어느 하나로 형성할 수 있다. 예컨대, 제1 하드 마스크(202)는 피식각층(201)이 비정질카본막으로 이루어진 경우 산화막, 구체적으로 TEOS((Tetra Ethyle Ortho Silicate)로 형성한다. 이러한 제1 하드 마스크(202)는 300Å~500Å 정도의 두께, 바람직하게는 400Å로 형성한다. 이외에도, USG(Un-doped Silicate Glass), BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), HDP(High Density Plasma)로 형성할 수도 있다.
이어서, 제1 하드 마스크(202) 상에 제2 하드 마스크(203)를 형성한다. 이때, 제2 하드 마스크(203)는 제1 하드 마스크(202)와 다른 이종의 물질, 더욱 구체적으로 제1 하드 마스크(202)와 높은 식각 선택비를 갖는 이종의 물질들 중 선택된 어느 하나로 형성할 수 있다. 예컨대, 제1 하드 마스크(202)가 산화막으로 이루어진 경우 산화막과 높은 식각 선택비를 갖는 다결정실리콘막으로 형성한다. 이러한 제2 하드 마스크(203)는 제1 하드 마스크(202)와 동일한 두께, 바람직하게는 300Å~500Å 두께로 형성한다.
이어서, 제2 하드 마스크(203) 상에 제1 희생막(204)을 형성한다. 이때, 제1 희생막(204)은 제2 하드 마스크(203)와 다른 이종의 물질, 더욱 구체적으로 제2 하드 마스크(203)와 높은 식각 선택비를 갖는 이종의 물질들 중 선택된 어느 하나로 형성할 수 있다. 예컨대, 제1 희생막(204)은 건식식각공정을 통해 비교적 제거가 용이한 비정질카본막으로 형성한다. 이러한 제1 희생막(204)은 1000Å~2000Å 정도 의 두께, 바람직하게는 1500Å로 형성한다.
이어서, 제1 희생막(204) 상에 반사 방지층(207)을 형성할 수 있다. 이때, 반사 방지층(207)은 BARC(Bottom Anti-Reflective Coating)(206)의 단층막으로 형성하거나, 화학기상증착(Chemical Vapor Deposition, 이하, CVD라 함) 공정으로 증착되는 DARC(Dielectric Anti-Reflective Coating)(205)와 BARC(206)가 적층된 적층막으로 형성할 수도 있다. 여기서, CVD-DARC(205)는 굴절률(refractive index)이 1.95이고, 소화계수(extinction coefficient)가 0.53인 물질로 형성하고, BARC(206)는 유기 물질로 형성한다. 예컨대, 제1 희생막(204)이 비정질카본막(흡수계)으로 이루어진 경우, CVD-DARC(205)는 간섭계 반사 방지막인 실리콘산화질화막(SiON)으로 형성한다.
이어서, 반사 방지층(207) 상에 감광막 패턴(미도시)을 형성한다. 이때, 상기 감광막 패턴을 형성하기 위한 노광공정은 최종 피식각층의 'LS' 비가 1:3(L:S)가 되도록 실시하며, 공정상의 변동성을 고려하여 1:2.5~1:3.5(L:S)의 범위 내에서 실시한다.
이어서, 도 2b에 도시된 바와 같이, 상기 감광막 패턴을 이용하여 반사 방지층(207, 도 2a참조)과 제1 희생막(204, 도 2a참조)을 식각한다. 이때, 식각공정은 제2 하드 마스크(203)를 식각 장벽층으로 이용한 건식식각공정 또는 습식식각공정으로 실시할 수 있으나, 수직한 프로파일(vertical profile)을 얻기 위하여 건식식각공정으로 실시하는 것이 바람직하다. 예컨대, 건식식각공정은 주(main) 식각가스 로 O2 또는 H2 가스를 사용하고, 수직한 프로파일을 얻기 위해서, 이들 주 식각가스에 더하여 패시베이션 가스(passivation gas)로 사용되는 N2, COS, SO2, CO, Ar 또는 이들이 2종류 이상 혼합된 혼합가스를 첨가하여 사용한다. 이로써, 희생 패턴(204A)이 형성된다.
이어서, CVD-DARC막(205A) 상부에 감광막 패턴과 BARC(206, 도 2a참조)가 잔류되는 경우 이들을 O2 플라즈마(plasma)를 이용한 애싱(ashing) 공정으로 제거할 수도 있다.
이어서, 도 2c에 도시된 바와 같이, CVD-DARC막(205A, 도 2b참조)을 선택적으로 제거할 수 있다. 이로써, 제2 하드 마스크(203) 상에는 희생 패턴(204A)이 잔류된다.
이어서, 희생 패턴(204A)을 포함하는 제2 하드 마스크(203) 상에 스페이서(spacer)용 절연막(208)을 형성한다. 이때, 스페이서용 절연막(208)은 희생 패턴(204A)을 포함하는 제2 하드 마스크(203)의 상부면을 따라 균일한 두께를 갖는 라이너 형태(liner type)로 형성하여 후속 식각공정 후 수직한 프로파일(vertical profile)을 갖도록 형성한다. 또한, 스페이서용 절연막(208)은 희생 패턴(204A) 및 제2 하드 마스크(203)와 각각 높은 식각 선택비를 갖는 물질들 중 선택된 어느 하나로 형성할 수 있다.
예컨대, 스페이서용 절연막(208)은 희생 패턴(204A)이 비정질카본막으로 형성되고, 제2 하드 마스크(203)가 다결정실리콘막으로 형성된 경우 질화막으로 형성 한다. 구체적으로 실리콘이 함유된 질화막(SixNy)(여기서, x,y는 자연수)으로 형성한다. 바람직하게는 실리콘질화막(Si3N4)으로 형성한다. 이때, 스페이서용 절연막(208)은 피복률(step coverage rate)을 90% 이상이 되도록 형성하는 것이 바람직하다. 여기서, 피복률이라 함은 증착되는 물질의 부위별 두께가 일정한 정도를 나타내는 두께 균일성을 의미한다. 즉, 희생 패턴(204)(또는, 제2 하드 마스크(203))의 상부에 증착되는 두께(T1)와, 희생 패턴(204A)의 측벽에 증착되는 두께(T2)의 비를 나타낸다. 따라서, 상기 피복률이 90% 이상이라는 것은 T2/T1가 0.9 이상을 의미한다. 이와 같은 피복률을 얻기 위하여 ALD(Atomic Layer Deposition) 공정으로 형성할 수 있다.
한편, 절연막(208)을 질화막으로 형성하는 경우 퍼니스 타입(furnace type) 또는 플라즈마 타입(plasma type) 모두 가능하며, 이때 증착 온도는 400℃~1000℃에서 실시한다.
이어서, 도 2d에 도시된 바와 같이, 희생 패턴(204A)과 제2 하드 마스크(203)를 식각 장벽층으로 이용한 식각공정을 실시하여 희생 패턴(204A)과 제2 하드 마스크(203)의 상면이 노출되도록 스페이서용 절연막(208, 도 2c참조)을 식각한다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 이등방성 건식식각공정, 예컨대 에치백(etch back) 공정으로 실시할 수 있다. 예컨대, 스페이서용 절연막(208)이 질화막으로 형성된 경우 물리적인 식각(physical etch) 특성이 강하게 작용하도록 높은 파워 조건에서 식각하고, CF4 또는 CHF3 가스와 O2 가스가 혼합된 혼합가스 를 사용하거나, CH2F2 가스를 사용한다. 이로써, 희생 패턴(204A)의 양측벽에는 스페이서(208A)가 형성된다.
이어서, 도 2e에 도시된 바와 같이, 희생 패턴(204A, 도 2d참조)을 선택적으로 제거한다. 이때, 제거공정은 스페이서(208A)와 제2 하드 마스크(203)를 식각 장벽층으로 이용한 습식식각공정 또는 건식식각공정으로 실시할 수 있다. 예컨대, 희생 패턴(204A)이 비정질카본막으로 형성된 경우 O2 플라즈마를 이용한 애싱 공정으로 실시한다.
이어서, 도 2f에 도시된 바와 같이, 스페이서(208A)을 덮도록 제2 희생막(209)을 형성한다. 이때, 제2 희생막(209)은 스페이서(208A) 사이가 모두 매립되도록 매립 특성이 우수한 물질들 중 선택된 어느 하나로 형성하는 것이 바람직하다. 예컨대, 제2 희생막(209)은 절연막, 더욱 구체적으로 산화막 또는 SOD(Spin On Dielectric)으로 형성한다. 이때, 산화막은 USG, BPSG, PSG, BSG 또는 HDP으로 형성한다.
이어서, 도 2g에 도시된 바와 같이, 스페이서(208A, 도 2f참조)의 상부 라운딩(rounding)되는 부분이 제거되도록 평탄화 공정을 실시한다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정으로 실시할 수 있다. 더욱 구체적으로 터치(touch) CMP 공정으로 실시할 수 있다. CMP 공정시 연마압력은 스페이서(208A)를 연마하는 과정에서 스페이서(208A)가 붕괴되지 않는 범위 내에서 실시하는 것이 바람직하며, 연마압력의 크기는 스페이서(208A)의 선폭에 따라 적절히 선택될 수 있다. 또한, CMP 공정은 스페이서(208A)의 상부 라운딩되는 부분까지만 제거되도록 연마시간을 적절히 제어하여 실시한다. 이처럼, 연마압력과 연마시간은 스페이서(208A)의 두께(라운딩되는 부분)와 선폭에 따라 적절히 선택될 수 있으며, 그 이외에 슬러리(slurry)로는 실리카계 또는 세리아계 모두 사용할 수 있다.
이어서, 도 2h에 도시된 바와 같이, 도 2g에서 실시된 CMP 공정에 의해 연마된 제2 희생막(209A, 도 2g참조)을 선택적으로 제거한다. 이때, 제2 희생막(209A) 제거공정은 스페이서(208B)와 제2 하드 마스크(203)를 식각 장벽층으로 이용한 습식식각공정으로 실시한다. 예컨대, 습식식각공정은 HF가 함유된 식각용액, 예컨대 BOE(Buffered Oxide Etchant) 용액 또는 DHF(Diluted HF) 용액을 사용하여 실시한다.
이어서, 도 2i에 도시된 바와 같이, 스페이서(208B)를 식각 장벽층으로 이용하여 제2 하드 마스크(203, 도 2h참조)를 식각한다. 이때, 식각공정은 습식식각공정 또는 건식식각공정 모두 가능하다. 예컨대, 건식식각공정의 경우 제2 하드 마스크(203)가 다결정실리콘막으로 이루어지고, 스페이서(208B)가 질화막으로 이루어진 경우 이들 간의 높은 식각 선택비를 고려하여 Cl2와 BCl3를 주 식각가스로 사용한다.
한편, 스페이서(208B)는 도 2g에서 실시된 CMP 공정에 의해 상부 라운딩 부위가 모두 제거되었기 때문에 도 2i에서 실시되는 식각공정시 이온 산란 각도(Ion Scattering Angle)가 비대칭적으로 나타나 하부층 식각공정에 영향을 미치는 것을 원천적으로 방지할 수 있다. 도 2f에 도시된 스페이서(208A)-상부 라운딩 부위가 제거되지 않은 상태의 스페이서-의 좌우 비대칭 구조는 상부 라운딩 부위에서 크게 발생된다. 이 때문에 스페이서(208A)를 식각 장벽층으로 이용하여 식각공정을 실시하는 경우 좌우 비대칭 구조가 그대로 피식각층인 하부층에 전사되어 비대칭 식각을 유발한다. 따라서, 본 발명의 실시예에서는 스페이서(208A)의 상부 라운딩 부위를 CMP 공정을 통해 제거하여 스페이서(208A)의 좌우 비대칭 구조를 제거하는 것이다.
이어서, 도 2j에 도시된 바와 같이, 스페이서(208B, 도 2i참조)를 제거할 수 있다. 예컨대, 스페이서(208B) 제거공정은 스페이서(208B)가 질화막으로 이루어진 경우 인산(H3PO4)을 이용한 습식식각공정으로 실시한다. 이로써, 제1 하드 마스크(202, 도 2i참조) 상에는 제1 하드 마스크 패턴(203A, 도 2i참조)만이 잔류되게 된다.
이어서, 제1 하드 마스크 패턴(203A)을 식각 마스크로 제1 하드 마스크(202A, 도 2i참조)와 피식각층(201, 도 2i참조)을 식각한다. 이때, 식각공정은 동일 플라즈마 식각장비를 이용한 건식식각공정을 인-시튜(in-situ)로 2단계로 실시할 수 있다. 예컨대, 1단계에서는 산화막으로 이루어진 제1 하드 마스크(202)를 식각하기 위하여 CF4, CHF3 가스를 주 식각가스로 사용하여 실시한다. 이로써, 제2 하드 마스크 패턴(202A)이 형성된다. 2단계에서는 비정질카본막으로 이루어진 피식 각층(201)을 식각하기 위하여 O2 또는 H2 가스를 주 식각가스로 사용하고, 이에 더하여 수직한 프로파일을 얻기 위하여 패시베이션 가스로 N2, COS, SO2, CO, Ar 또는 이들이 혼합된 혼합가스를 더 첨가하여 실시한다. 이로써, 미세패턴(201A)이 형성된다.
한편, 제1 하드 마스크 패턴(203A)은 건식식각공정 과정에서 모두 식각되어 제거될 수도 있으나, 제2 하드 마스크 패턴(202A) 상에 일정 두께 잔류될 수도 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 비정질카본막으로 이루어진 피식각층을 적용하였으나, 이는 설명의 편의를 위한 것으로, 도전층을 포함하여 반도체 소자에서 사용되는 모든 물질에 대해 적용할 수도 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 201, 201A : 하드 마스크(피식각층)
202, 202A : 제1 하드 마스크 203, 203A : 제2 하드 마스크
204 : 제1 희생막 204A : 희생 패턴
205, 205A : CVD-DARC 206 : BARC
207 : 반사 방지층 208 : 절연막
208A, 208B : 스페이서 209, 209A : 제2 희생막

Claims (21)

  1. 피식각층 상에 제1 및 제2 하드 마스크를 형성하는 단계;
    상기 제2 하드 마스크 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막을 국부적으로 식각하여 희생 패턴을 형성하는 단계;
    상기 희생 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 희생 패턴을 제거하는 단계;
    상기 스페이서를 덮도록 제2 희생막을 형성하는 단계;
    상기 스페이서의 상부 라운딩부가 제거되도록 상기 제2 희생막과 상기 스페이서를 평탄화하는 단계;
    상기 제2 희생막을 제거하는 단계;
    상기 스페이서를 식각 장벽층으로 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 제1 하드 마스크 패턴을 식각 장벽층으로 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 하드 마스크 패턴을 이용하여 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 하드 마스크는 식각 선택비를 갖는 이종의 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 제1 하드 마스크는 산화막으로 형성하고, 상기 제2 하드 마스크는 다결정실리콘막으로 형성하는 반도체 소자의 미세패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 희생막과 상기 제2 하드 마스크는 식각 선택비를 갖는 이종의 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 희생막은 비정질카본막으로 형성하고, 상기 제2 하드 마스크는 다결정실리콘막으로 형성하는 반도체 소자의 미세패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 피식각층과 상기 제1 하드 마스크는 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 미세패턴 형성방법.
  7. 제 6 항에 있어서,
    상기 피식각층은 비정질카본막으로 형성하고, 상기 제1 하드 마스크는 산화막으로 형성하는 반도체 소자의 미세패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 절연막은 질화막으로 형성하는 반도체 소자의 미세패턴 형성방법.
  9. 제 1 항에 있어서,
    상기 희생 패턴을 형성하는 단계는 O2 또는 H2를 주(main) 식각가스로 사용하고, 이에 더하여 패시베이션 가스(passivation gas)로 N2, COS, SO2, CO, Ar 또는 이들이 혼합된 혼합가스를 더 첨가한 건식식각공정으로 실시하는 반도체 소자의 미 세패턴 형성방법.
  10. 제 1 항에 있어서,
    상기 희생 패턴을 제거하는 단계는 O2 플라즈마(plasma)를 이용한 애싱(ashing)공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  11. 제 1 항에 있어서,
    상기 제1 하드 마스크 패턴을 형성하는 단계는 Cl2와 BCl3를 주(main) 식각가스로 사용하고, 이에 더하여 패시베이션 가스(passivation gas)로 CH4, C2H4, N2, SO2, CO, Ar 또는 이들이 혼합된 혼합가스를 더 첨가한 건식식각공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  12. 제 1 항에 있어서,
    상기 스페이서를 제거하는 단계는 인산(H3PO4)을 사용하여 실시하는 반도체 소자의 미세패턴 형성방법.
  13. 제 1 항에 있어서,
    상기 제2 하드 마스크 패턴을 형성하는 단계는 CF4와 CHF3 가스를 사용한 건식식각공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  14. 제 1 항에 있어서,
    상기 피식각층을 식각하는 단계는 O2 또는 H2를 주(main) 식각가스로 사용하고, 이에 더하여 패시베이션 가스(passivation gas)로 N2, COS, SO2, CO, Ar 또는 이들이 혼합된 혼합가스를 더 첨가한 건식식각공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  15. 제 1 항에 있어서,
    상기 제2 하드 마스크 패턴을 형성하는 단계와 상기 피식각층을 식각하는 단계는 동일 플라즈마(plasma) 식각장비 내에서 실시하는 반도체 소자의 미세패턴 형성방법.
  16. 제 1 항에 있어서,
    상기 제2 하드 마스크를 형성하는 단계 후,
    상기 제2 하드 마스크 상에 반사 방지층을 형성하는 단계를 더 포함하는 반도체 소자의 미세패턴 형성방법.
  17. 제 16 항에 있어서,
    상기 반사 방지층은 BARC(Bottom Anti-Reflective Coating)로 형성하는 반도체 소자의 미세패턴 형성방법.
  18. 제 16 항에 있어서,
    상기 반사 방지층은 DARC(Dielectric Anti-Reflective Coating)와 BARC(Bottom Anti-Reflective Coating)의 적층 구조로 형성하는 반도체 소자의 미세패턴 형성방법.
  19. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는 에치백(etch back) 공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  20. 제 1 항에 있어서,
    상기 제2 희생막과 상기 스페이서를 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  21. 제 1 항에 있어서,
    상기 제2 희생막은 산화막으로 형성하는 반도체 소자의 미세패턴 형성방법.
KR1020070135189A 2007-12-21 2007-12-21 반도체 소자의 미세패턴 형성방법 KR20090067508A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070135189A KR20090067508A (ko) 2007-12-21 2007-12-21 반도체 소자의 미세패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135189A KR20090067508A (ko) 2007-12-21 2007-12-21 반도체 소자의 미세패턴 형성방법

Publications (1)

Publication Number Publication Date
KR20090067508A true KR20090067508A (ko) 2009-06-25

Family

ID=40995220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135189A KR20090067508A (ko) 2007-12-21 2007-12-21 반도체 소자의 미세패턴 형성방법

Country Status (1)

Country Link
KR (1) KR20090067508A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068767B2 (en) 2015-10-13 2018-09-04 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068767B2 (en) 2015-10-13 2018-09-04 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Similar Documents

Publication Publication Date Title
KR101004691B1 (ko) 반도체 소자의 미세패턴 형성방법
US7919414B2 (en) Method for forming fine patterns in semiconductor device
KR100955265B1 (ko) 반도체 소자의 미세패턴 형성방법
TWI391988B (zh) 利用間距減縮製造裝置之方法及相關結構
KR100965775B1 (ko) 반도체 소자의 미세패턴 형성방법
CN101335181B (zh) 使用间隔物作为蚀刻掩模制造半导体器件的方法
US20160372334A1 (en) SiARC REMOVAL WITH PLASMA ETCH AND FLUORINATED WET CHEMICAL SOLUTION COMBINATION
KR20150065609A (ko) 혼 형상 스페이서를 이용한 트렌치 형성
KR20100098843A (ko) 패턴 형성 방법
US7700493B2 (en) Method for fabricating semiconductor device
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
TWI252535B (en) Method for forming contact plug of semiconductor device
KR101046747B1 (ko) 반도체 소자의 미세패턴 형성방법
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR20090067508A (ko) 반도체 소자의 미세패턴 형성방법
KR20100078716A (ko) 반도체 소자의 미세패턴 형성방법
KR20090027431A (ko) 반도체 소자의 미세패턴 형성방법
KR100764452B1 (ko) 반도체 소자 및 이의 제조 방법
KR101103809B1 (ko) 반도체 소자의 제조 방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR100876759B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20090044855A (ko) 반도체 소자의 제조방법
KR20090000468A (ko) 반도체 소자의 미세패턴 제조방법
KR20080085287A (ko) 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성방법
KR20090044878A (ko) 반도체 소자의 미세패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application