KR20080085287A - 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성방법 - Google Patents

패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성방법 Download PDF

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Abstract

본 발명은 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법에 관한 것으로, 본 발명에 의한 패턴 형성용 반도체 구조는 피식각층 상에 형성된 탄소를 함유하는 제1 하드마스크; 상기 제1 하드마스크 상에 형성되고 상기 제1 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크; 상기 제2 하드마스크 상에 형성되고 반사 방지 특성을 갖는 얇은 두께의 제3 하드마스크; 및 상기 제3 하드마스크 상에 형성된 포토레지스트막을 포함하고, 상술한 본 발명에 의한 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법은 비정질 탄소막과 같이 탄소를 함유하는 하드마스크를 이용하는 패턴 형성 공정에 있어서, 상기 탄소를 함유하는 하드마스크 상에 상기 탄소를 함유하는 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크 및 반사 방지 특성을 갖는 제3 하드마스크를 순차적으로 형성함으로써, 패턴 불량을 방지하여 미세 패턴 형성을 용이하게 하고 아울러 추가 공정이 요구되지 않아 공정의 안정성을 향상시킬 수 있다.
패터닝, 하드마스크, 비정질 탄소막, 산화막, 실리콘산화질화막

Description

패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법{SEMICONDUCTOR STRUCTURE FOR FORMING PATTERN AND METHOD FOR FORMING PATTERN USING THE SAME}
도1a 내지 도1d는 본 발명의 일실시예에 따른 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 피식각층 12 : 비정질 탄소막
13 : 산화막 14 : 실리콘산화질화막
15 : 포토레지스트
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 패턴 형성용 반도체 구조 및 이를 이용한 패턴 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴이 미세화되면서 포토리소그라피(photo lithography) 공정에서 요구되는 해상도는 점차 증가되고 있다. 그러나, 이러한 높은 해상도를 만족시키는 노광원을 이용하는 경우, 포토레지스트의 두께를 두껍게 할 수 없는 문제점이 있다. 따라서, 현재에는 포토레지스트 하부에 하드마스크를 개재시키고 이를 식각 마스크로 이용하여 패턴을 형성하는 기술을 사용하고 있다.
통상적으로 하드마스크로 사용하는 물질로는 산화막, 질화막, 폴리실리콘막, 비정질 탄소막 등이 있다. 그런데, 이들 중에서 산화막, 질화막 또는 폴리실리콘막으로 이루어진 하드마스크를 사용하는 경우에는 패턴 형성 후 후속 공정에 영향을 주지 않기 위해 별도의 화학적 기계적 연마(chmical mechanical polishing : CMP) 공정 또는 건식 식각 공정 등을 실시하여 하드마스크를 제거해 주어야 한다. 이와 같은 공정 추가의 문제점을 해결하기 위해 최근에는 패턴 형성 후 애싱(ashing) 공정에 의해 쉽게 제거될 수 있는 비정질 탄소막을 하드마스크로 사용하는 경향이 증가하고 있다.
이때, 포토레지스트와 비정질 탄소막 간의 선택비가 작기 때문에 비정질 탄소막의 단일막만을 하드마스크로 이용할 수는 없다. 따라서, 종래에는 비정질 탄소막 상에 산화막을 300~400Å 정도 얇게 형성시킨 이중막 하드마스크를 이용하여 패턴을 형성하고 있다. 즉, 포토레지스트를 이용하여서는 산화막만을 식각하고, 이어서 식각된 산화막을 식각 베리어로 비정질 탄소막을 식각함으로써 식각 마진을 확보하고 있다. 그러나, 비정질 탄소막 상의 산화막은 높은 반사도를 갖는 물질로서 미세 패턴의 형성시 패턴 불량을 초래하는 문제점이 있다. 따라서, 산화막 상에 별 도의 반사 방지막을 형성할 것이 요구되는데, 이는 공정을 복잡하게 하고 제조 단가를 상승시키는 원인이 된다.
이러한 문제를 해결하기 위하여, 비정질 탄소막 상에 산화막 대신 반사 방지 특성을 갖는 실리콘산화질화막(SiON)을 얇게 형성하여 하드마스크로 사용하는 기술도 제안되었다. 이와 같은 비정질 탄소막 상의 실리콘산화질화막을 이용하면 미세 패턴의 형성에는 문제가 없으나, 패턴 형성 후 넓은 지역에서 실리콘산화질화막이 제거되지 않아 제거 공정을 추가해야하는 문제점이 있다. 이는, 공정을 복잡하게 하고 특히 패턴의 CD(Critical Dimension) 조절을 어렵게 하는 등 공정의 안정성을 저하시키는 문제점을 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비정질 탄소막과 같이 탄소를 함유하는 하드마스크를 이용하는 패턴 형성 공정에 있어서, 상기 탄소를 함유하는 하드마스크 상에 상기 탄소를 함유하는 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크 및 반사 방지 특성을 갖는 제3 하드마스크를 순차적으로 형성함으로써, 패턴 불량을 방지하여 미세 패턴 형성을 용이하게 하고 아울러 추가 공정이 요구되지 않아 공정의 안정성을 향상시킬 수 있는 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 패턴 형성용 반도체 구조는, 피식각층 상에 형성된 탄소를 함유하는 제1 하드마스크; 상기 제1 하드마스크 상에 형성되고 상기 제1 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크; 상기 제2 하드마스크 상에 형성되고 반사 방지 특성을 갖는 얇은 두께의 제3 하드마스크; 및 상기 제3 하드마스크 상에 형성된 포토레지스트막을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 패턴 형성 방법은, 피식각층 상에 탄소를 함유하는 제1 하드마스크를 형성하는 단계; 상기 제1 하드마스크 상에 상기 제1 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크를 형성하는 단계; 상기 제2 하드마스크 상에 반사 방지 특성을 갖는 얇은 두께의 제3 하드마스크를 형성하는 단계; 상기 제3 하드마스크 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 제3 및 제2 하드마스크를 식각하는 단계; 식각된 상기 제3 및 제2 하드마스크를 식각 베리어로 상기 제1 하드마스크를 식각하는 단계; 및 상기 제1 하드마스크를 식각 베리어로 상기 피식각층을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법을 설명하기 위한 단면도이다.
도1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 피식각층(11)을 형성한다. 피식각층(11)은 예를 들어, 랜딩 플러그 콘택(landing plug contact) 등이 공정에 이용되는 층간 절연막(Inter Layer Dielectric)이다. 층간 절연막은 일반적으로 PE-TEOS(plasma enhanced - tetra ethyl ortho silicate) 등의 산화막으로 형성된다.
이어서, 피식각층(11) 상에 탄소를 함유하는 제1 하드마스크를 형성한다. 본 명세서에서는 일례로서, 상기 제1 하드마스크로 비정질 탄소막(12)을 이용하고 있으나, 탄소 리치 폴리머(carcon rich polymer)층을 이용할 수도 있다.
이어서, 비정질 탄소막(12) 상에 비정질 탄소막(12)에 대해 높은 선택비를 갖는 제2 하드마스크를 형성한다. 이때, 제2 하드마스크는 제거 공정을 추가하지 않고서도 후속 피식각층(11) 식각 공정시 제거될 수 있도록 피식각층(11)과 같은 종류의 막으로 이루어지는 것이 바람직하며, 본 명세서에서는 일례로서 PE-TEOS막 등의 산화막(13)을 이용한다. 산화막(13)은 CVD(Chemical Vapor Deposition) 등의 증착 방식으로 형성되며, 300℃ 이하의 온도에서 형성되는 것이 바람직하다.
이어서, 산화막(13) 상에 반사 방지 특성을 갖는 제3 하드마스크를 형성한다. 따라서, 후속 포토레지스트의 노광 공정시 반사도를 낮추어 포토레지스트의 패터닝을 용이하게 하고, 그에 따라 패턴 불량을 방지할 수 있다. 이때, 제3 하드마스크는 제거 공정을 추가하지 않고서도 후속 피식각층(11) 식각 공정시 제거될 수 있도록 가능한 얇은 두께로 형성되는 것이 바람직하며, 본 명세서에서는 일례로서, 질소를 포함하는 막인 질화막 중에서, 예를 들어, 실리콘산화질화막(14)을 수십~수백Å 정도의 두께로 이용한다. 실리콘산화질화막(14)은 산화막(13)과 같은 CVD 방식으로 형성되므로, 실리콘산화질화막(14)의 형성은 산화막(13)의 증착이 수행되는 챔버와 동일 챔버에서 인시튜(In-situ)로 수행되며, 산화막(13)의 증착 후 연속하여 질소가 함유된 가스를 첨가해 주는 것으로 간단히 수행될 수 있다.
이어서, 실리콘산화질화막(14) 상에 포토레지스트를 도포(coating)한 후, 노광 및 현상 공정으로 이를 패터닝하여 포토레지스트 패턴(15)을 형성한다. 전술한 바와 같이, 본 발명에서는 반사 방지 특성을 갖는 실리콘산화질화막(14)의 사용으로 별도의 반사 방지막의 사용이 반드시 요구되지 않으므로, 포토레지스트 패턴(15)의 하부에 반사 방지막을 개재시키는 것은 임의적이다.
도1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각 마스크로 실리콘산화질화막(14) 및 산화막(13)을 식각함으로써 실리콘산화질화막 패턴(14a) 및 산화막 패턴(13a)을 형성한다.
도1c에 도시된 바와 같이, 실리콘산화질화막 패턴(14a) 및 산화막 패턴(13a)을 식각 베리어로 비정질 탄소막(12)을 식각하여 비정질 탄소막 패턴(12a)을 형성한다. 이때, 포토레지스트 패턴(15)도 함께 제거된다.
도1d에 도시된 바와 같이, 비정질 탄소막 패턴(12a)을 식각 베리어로 피식각층(11)을 식각하여 피식각층 패턴(11a)을 형성한다. 이때, 산화막 패턴(13a)은 전술한 바와 같이 피식각층(11)과 같은 종류의 물질로 형성되므로 피식각층(11) 식각시 함께 제거되며, 실리콘산화질화막 패턴(14a)은 그 두께가 얇기 때문에 마찬가지 로 함께 제거된다. 특히, 피식각층(11)의 식각 가스로 산화막뿐 아니라 질화막에 대한 선택비가 높은 가스로 예를 들어 CxFy계 가스를 사용함으로써, 실리콘산화질화막 패턴(14a)의 제거를 좀더 용이하게 한다. 이와 같이, 별도의 제거 공정 단계를 추가하지 않고서도 산화막 패턴(13a) 및 실리콘산화질화막 패턴(14a)을 제거할 수 있어 공정의 안정성을 향상시킬 수 있다.
이어서, 본 명세서에는 도시되지 않았으나, 후속 공정으로 비정질 탄소막 패턴(12a)을 제거함으로써, 피식각층 패턴(11a)을 획득할 수 있다. 피식각층 패턴(11a)은 예를 들어, 랜딩 플러그 콘택 구조일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 패턴 형성을 위한 반도체 구조 및 이를 이용한 패턴 형성 방법은, 비정질 탄소막과 같이 탄소를 함유하는 하드마스크를 이용하는 패턴 형성 공정에 있어서, 상기 탄소를 함유하는 하드마스크 상에 상기 탄소를 함유하는 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크 및 반사 방지 특성을 갖는 제3 하드마스크를 순차적으로 형성함으로써, 패턴 불량을 방지하여 미세 패턴 형성 을 용이하게 하고 아울러 추가 공정이 요구되지 않아 공정의 안정성을 향상시킬 수 있다.

Claims (18)

  1. 피식각층 상에 형성된 탄소를 함유하는 제1 하드마스크;
    상기 제1 하드마스크 상에 형성되고 상기 제1 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크;
    상기 제2 하드마스크 상에 형성되고 반사 방지 특성을 갖는 얇은 두께의 제3 하드마스크; 및
    상기 제3 하드마스크 상에 형성된 포토레지스트막
    을 포함하는 패턴 형성용 반도체 구조.
  2. 제1항에 있어서,
    상기 제1 하드마스크는 비정질 탄소막 또는 탄소 리치 폴리머층으로 이루어지는
    패턴 형성용 반도체 구조.
  3. 제1항에 있어서,
    상기 제2 하드마스크는 상기 피식각층과 같은 종류의 막으로 이루어지는
    패턴 형성용 반도체 구조.
  4. 제1항 또는 제3항에 있어서,
    상기 제2 하드마스크는 산화막으로 이루어지는
    패턴 형성용 반도체 구조.
  5. 제1항에 있어서,
    상기 제3 하드마스크의 두께는 수십~수백Å 정도인
    패턴 형성용 반도체 구조.
  6. 제1항 또는 제5항에 있어서,
    상기 제3 하드마스크는 질화막으로 이루어지는
    패턴 형성용 반도체 구조.
  7. 제6항에 있어서,
    상기 제3 하드마스크는 실리콘산화질화막으로 이루어지는
    패턴 형성용 반도체 구조.
  8. 피식각층 상에 탄소를 함유하는 제1 하드마스크를 형성하는 단계;
    상기 제1 하드마스크 상에 상기 제1 하드마스크에 대해 높은 선택비를 갖는 제2 하드마스크를 형성하는 단계;
    상기 제2 하드마스크 상에 반사 방지 특성을 갖는 얇은 두께의 제3 하드마스크를 형성하는 단계;
    상기 제3 하드마스크 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 제3 및 제2 하드마스크를 식각하는 단계;
    식각된 상기 제3 및 제2 하드마스크를 식각 베리어로 상기 제1 하드마스크를 식각하는 단계; 및
    식각된 상기 제1 하드마스크를 식각 베리어로 상기 피식각층을 식각하는 단계
    를 포함하는 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 제1 하드마스크는 비정질 탄소막 또는 탄소 리치 폴리머층으로 형성되는
    패턴 형성 방법.
  10. 제8항에 있어서,
    상기 제2 하드마스크는 상기 피식각층과 같은 종류의 막으로 이루어지는
    패턴 형성 방법.
  11. 제8항 또는 제10항에 있어서,
    상기 제2 하드마스크는 산화막으로 이루어지는
    패턴 형성 방법.
  12. 제11항에 있어서,
    상기 제2 하드마스크 형성 단계는,
    증착 방식으로 300℃ 이하의 온도에서 수행되는
    패턴 형성 방법.
  13. 제8항에 있어서,
    상기 제3 하드마스크의 두께는 수십~수백Å 정도인
    패턴 형성 방법.
  14. 제8항 또는 제13항에 있어서,
    상기 제3 하드마스크는 질화막으로 형성되는
    패턴 형성 방법.
  15. 제14항에 있어서,
    상기 제3 하드마스크는 실리콘산화질화막으로 형성되는
    패턴 형성 방법.
  16. 제12항에 있어서,
    상기 제3 하드마스크는 질화막으로 형성되고,
    상기 제3 하드마스크 형성 단계는,
    상기 제2 하드마스크가 증착되는 챔버와 동일 챔버에서 인시튜로 수행되는
    패턴 형성 방법.
  17. 제8항에 있어서,
    상기 피식각층 식각 단계는,
    상기 피식각층과 함께 식각된 상기 제3 및 제2 하드마스크가 제거되는
    패턴 형성 방법.
  18. 제17항에 있어서,
    상기 제2 하드마스크는 산화막이고 상기 제3 하드마스크는 질화막이고,
    상기 피식각층 식각 단계는,
    CxFy계 가스를 포함하는 식각 가스를 이용하여 수행되는
    패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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