KR20160042649A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 기판 상에 몰딩막 및 서포터막을 차례로 형성하고, 상기 서포터막 상에 제1 마스크막 및 상기 제1 마스크막 상의 제2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 제1 마스크막은 상기 몰딩막과 식각 선택비를 갖는 물질로 형성하고, 상기 제2 마스크막은 상기 서포터막과 식각 선택비를 갖는 물질로 형성하고, 상기 다중 마스크막을 패터닝하여 제1 마스크 패턴 및 상기 제1 마스크 패턴 상의 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 서포터막을 식각하고, 그리고 상기 제1 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 몰딩막을 식각하여 홀을 형성하는 것을 포함하는 반도체 소자 제조 방법이 제공된다.

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
본 발명은 커패시터를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 반도체 소자를 구성하는 홀들, 플러그들, 콘택들 및 커패시터들이 점유하는 면적이 작아지고, 각 패턴들 간의 간격도 매우 좁아지고 있다.
디램 소자의 경우에는 커패시터의 스토리지 전극(하부 전극)의 종횡비(aspect ratio)가 증가함에 따라 커패시터의 스토리지 전극을 지지하기 위한 서포터들을 형성하는 것이 제안되었다.
이러한 고 종횡비를 가지는 스토리지 전극과 서포터를 형성하기 위한 공정이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 커패시터를 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 높은 종횡비를 갖는 커패시터의 스토리지 전극을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 몰딩막 및 서포터막을 차례로 형성하고, 상기 서포터막 상에 제1 마스크막 및 상기 제1 마스크막 상의 제2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 제1 마스크막은 상기 몰딩막과 식각 선택비를 갖는 물질로 형성하고, 상기 제2 마스크막은 상기 서포터막과 식각 선택비를 갖는 물질로 형성하고, 상기 다중 마스크막을 패터닝하여 제1 마스크 패턴 및 상기 제1 마스크 패턴 상의 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 서포터막을 식각하고, 그리고 상기 제1 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 몰딩막을 식각하여 홀을 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 홀 내에 스토리지 전극을 형성하고, 상기 서포터막을 패터닝하여 서포터 패턴을 형성하고, 상기 몰딩막을 제거하여 상기 스토리지 전극과 상기 서포터 패턴을 노출시키고, 상기 스토리지 전극 및 상기 서포터 패턴 상에 컨포멀한 유전체막을 형성하고, 그리고 상기 유전체막 상에 플레이트 전극을 형성하는 것을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 마스크 패턴은 상기 제1 식각 공정이 진행되는 동안에 식각되어 제거될 수 있다.
일부 실시예들에 있어서, 상기 제2 식각 공정 완료 후, 상기 제1 마스크 패턴을 제거하는 것을 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 제1 마스크막은 금속 질화물을 포함할 수 있다.
일부 실시예들에 있어서, 상기 금속 질화물은 TiN, TaN, WN, AlN 또는 GaN를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 마스크막은 실리콘으로 형성될 수 있다.
일부 실시예들에 있어서, 상기 제2 마스크막은 폴리 실리콘을 포함할 수 있다,
일부 실시예들에 있어서, 상기 몰딩막은 실리콘 산화물을 포함하고, 그리고 상기 서포터막은 실리콘 질화물을 포함할 수 있다.
일부 실시예들에 있어서, 상기 서포터막과 상기 제1 마스크막 사이에 버퍼막을 형성하는 것을 더 포함할 수 있다. 상기 버퍼막은 상기 제1 식각 공정 시 식각될 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 하부 몰딩막, 하부 서포터막, 상부 몰딩막 및 상부 서포터막을 차례로 형성하고, 상기 상부 서포터막 상에 차례로 적층된 제1 마스크막, 제2 마스크막, 제3 마스크막 및 제4 마스크막을 포함하는 다중 마스크막을 형성하고, 상기 다중 마스크막을 패터닝하여 차례로 적층된 제1 마스크 패턴, 상기 제2 마스크 패턴, 제3 마스크 패턴 및 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 상부 서포터막을 식각하고, 상기 제3 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 상부 몰딩막을 식각하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 제3 식각 공정을 진행하여 상기 하부 서포터막을 식각하고, 그리고 상기 제1 마스크 패턴을 식각 마스크로 이용하는 제4 식각 공정을 진행하여 상기 하부 몰딩막을 식각하여 홀을 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제3 마스크막들은 각각 금속을 포함하는 질화물을 포함할 수 있다,
일부 실시예들에 있어서, 상기 제2 및 제4 마스크막들은 각각 폴리 실리콘을 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막은 실리콘 산화물을 포함하고, 그리고 상기 서포터막은 실리콘 질화물을 포함할 수 있다.
일부 실시예들에 있어서, 상기 홀 내에 스토리지 전극을 형성하고, 상기 상부 서포터막을 패터닝하여 서포터 패턴을 형성하고, 상기 상부 몰딩막, 상기 하부 서포터막, 및 상기 하부 몰딩막을 제거하여 상기 스토리지 전극과 상기 서포터 패턴을 노출시키고, 상기 스토리지 전극 및 상기 서포터 패턴 상에 컨포멀한 유전체막을 형성하고, 그리고 상기 유전체막 상에 플레이트 전극을 형성하는 것을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 상부 몰딩막, 상기 하부 서포터막, 및 상기 하부 몰딩막을 제거하는 것은 상기 상부 몰딩막과 상기 하부 몰딩막을 제거하고, 상기 하부 서포터막을 상기 서포터 패턴에 정렬시켜 패터닝하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 몰딩막을 형성하고, 상기 몰딩막 상에 상기 몰딩막과 식각 선택비를 가지는 서포터막을 형성하고, 상기 서포터막 상에 상기 몰딩막과 식각 선택비를 갖는 금속 질화물을 포함하는 제1 마스크막을 형성하고, 상기 제1 마스크막 상에 상기 서포터막과 식각 선택비를 갖는 폴리 실리콘을 포함하는 제2 마스크막을 형성하고, 상기 제1 및 제2 마스크막들을 패터닝하여, 차례로 적층된 제1 마스크 패턴 및 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 서포터막을 식각하고, 상기 제1 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 몰딩막을 식각하여 홀을 형성하고, 상기 홀 내에 스토리지 전극을 형성하고, 상기 서포터막을 식각하여 서포터 패턴을 형성하고, 상기 몰딩막을 제거하여 상기 서포터 패턴과 상기 스토리지 전극을 노출시키고, 상기 서포터 패턴과 상기 스토리지 전극들 상에 유전체막을 형성하고 그리고 상기 유전체막 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 금속 질화물은 TiN, TaN, WN, AlN 또는 GaN를 포함할 수 있다.
일부 실시예들에 있어서, 상기 서포터 패턴을 형성하는 것은 상기 스토리지 전극의 일부 측면과 연결되도록 상기 서포터막을 패턴하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막은 실리콘 산화물을 포함하고, 그리고 상기 서포터막은 실리콘 질화물을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 발명의 상세한 설명을 통해 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상의 실시예들에 의하면, 몰딩막 및 서포터막에 대하여 각각 식각 선택비를 갖는 물질막을 이용하여 상기 몰딩막 및 서포터막에 1:1 대응하는 다중 마스크 패턴을 형성한다.
그 결과, 상기 몰딩막 및 서포터막에 대한 각각의 식각 공정시 다중 마스크 패턴을 구성하는 각 마스크 패턴의 손실율이 줄어듦으로써 다중 마스크 패턴의 전체 높이를 최소화할 수 있게 되어 사진 식각 공정이 유리해지고, 몰드막 및 서포터막의 식각 산포를 개선할 수 있게 되어 고 종횡비를 가지는 스토리지 전극을 형성할 수 있다. 이에 따라 커패시터의 정전 용량 또한 증가시킬 수 있게 된다.
도 1a 내지 도 1f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 내지 도 1f에는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이 도시되어 있다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 반도체 기판(100) 상에 비트 라인 구조들(120) 및 콘택 패드들(130)을 형성하고, 상기 비트 라인 구조들(120) 및 상기 콘택 패드들(130) 상에 스토핑 절연막(stopping insulating layer: 140), 몰딩막(molding layer: 150), 서포터막(supporter layer: 160) 및 버퍼막(165)을 순차적으로 형성하고, 상기 버퍼막(165) 상에 다중 마스크막(189)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(100)은 단결정 실리콘 기판, SOI (silicon on insulator) 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다.
상기 비트 라인 구조들(120)의 각각은 차례로 적층된 비트 라인 콘택 플러그(120a), 비트 라인 전극(120b) 및 비트 라인 캡핑막(120c)을 포함할 수 있다. 또한, 상기 비트 라인 구조들(120)의 각각은 상기 비트 라인 콘택 플러그(120a), 비트 라인 전극(120b) 및 비트 라인 캡핑막(120c)의 측면들 상에 형성된 비트 라인 스페이서(120d)를 포함할 수 있다.
상기 콘택 패드들(130)을 형성하는 것은 상기 비트 라인 구조들(120)을 형성한 후에, 상기 비트 라인 구조들(120) 사이에 형성할 수 있다.
상기 스토핑 절연막(140)을 형성하는 것은 증착 공정을 수행하여 상기 비트 라인 구조들(120) 및 상기 콘택 패드들(130) 상에 절연 물질을 형성하는 것을 포함할 수 있다. 상기 스토핑 절연막(140)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 몰딩막(150)을 형성하는 것은 상기 스토핑 절연막(140) 상에 상기 스토핑 절연막(140)에 대해 식각 선택비를 갖는 절연 물질을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 스토핑 절연막(140)은 실리콘 질화물(SiN)을 포함하고, 상기 몰딩막(150)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 서포터막(160)을 형성하는 것은 증착 공정을 수행하여 상기 몰딩막(150) 상에 상기 몰딩막(150)과 식각 선택비를 갖는 절연 물질을 형성하는 것을 포함할 수 있다. 상기 서포터막(160)은 상기 몰딩막(150)보다 상대적으로 단단한 절연 물질을 포함할 수 있다. 예를 들어, 상기 서포터막(160)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 버퍼막(165)을 형성하는 것은 증착 공착을 수행하여 상기 서포터막(160) 상에 절연 물질을 형성하는 것을 포함할 수 있다. 상기 버퍼막(165)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 다중 마스크막(189)을 형성하는 것은, 상기 버퍼막(165) 상에 상기 몰딩막(150)과 식각 선택비를 갖는 제1 마스크막(169) 및 상기 서포터막(160)과 식각 선택비를 갖는 제2 마스크막(179)을 순차적으로 형성하는 것을 포함할 수 있다.
상기 제1 마스크막(169)은 실리콘 산화막(SiO2)으로 이루어진 상기 몰딩막(150)과 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제1 마스크막(169)은 금속이 함유된 질화막을 포함할 수 있다. 예를 들어, 상기 제1 마스크막(169)은 TiN, TaN, WN, AlN 또는 GaN를 포함할 수 있다.
상기 제2 마스크막(179)은 실리콘 질화막(SiN)으로 이루어진 상기 서포터막(160)과 우수한 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제2 마스크막(180)은 실리콘으로 형성될 수 있 있다. 예를 들어, 상기 제2 마스크막(180)은 폴리실리콘(polysilicon)을 포함할 수 있다.
도 1b를 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 상기 버퍼막(165) 상에 다중 마스크 패턴(190)을 형성하는 것을 포함할 수 있다. 상기 다중 마스크 패턴(190)은 차례로 적층된 제1 마스크 패턴(170) 및 상기 제1 마스크 패턴(170) 상의 제2 마스크 패턴(180)을 포함할 수 있다.
상기 다중 마스크 패턴(190)을 형성하는 것은, 상기 버퍼막(165) 상에 형성되어 있는 상기 제1 마스크막(169) 및 상기 제2 마스크막(179)에 대하여 사진 및 식각 공정을 수행함으로써 상기 버퍼막(165)을 선택적으로 노출시키는 제1 마스크 패턴(170) 및 제2 마스크 패턴(180)을 형성하는 것을 포함할 수 있다.
상기 제1 마스크 패턴(170)은 두께 h1을 가질 수 있고, 상기 제2 마스크 패턴(180)은 상기 제1 마스크 패턴(170)의 두께 h1에 비해 상대적으로 두꺼운 두께 h2를 가질 수 있다. 다중 마스크 패턴(190)은 두께 h1과 두께 h2의 합인 두께 mh1를 가질 수 있다.
도 1c를 참조하면, 상기 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 상기 다중 마스크 패턴(190)을 식각 마스크로 이용하는 제1 식각 공정(195)을 진행하여 상기 버퍼막(165) 및 서포터막(160)을 선택적으로 식각함으로써 상기 몰딩막(150)의 상면을 노출시키는 제1 홀(200)을 형성하는 것을 포함할 수 있다.
상기 제1 홀(200)을 형성하기 위한 식각 에천트는 CHF3 및/또는 CH2F2를 포함할 수 있다. 상기 식각 에천트는 상기 버퍼막(165) 및 서포터막(160)을 식각할 수 있다.
상기 제1 홀(200)을 형성하기 위한 제1 식각 공정(195)을 진행함에 있어서, 상기 다중 마스크 패턴(190) 중에서 상단에 위치한 제2 마스크 패턴(180)이 메인 마스크 역할을 수행할 수 있다. 상기 제2 마스크 패턴(180)은 상기 서포터막(160)과 식각 선택비를 갖는 폴리실리콘을 포함할 수 있다. 그러므로, 상기 서포터막(160) 식각에 사용되는 식각 에천트 CHF3 및/또는 CH2F2에 의한 상기 제2 마스크 패턴(180)의 손실률이 최소화될 수 있다. 따라서, 제2 마스크 패턴(180)의 두께(h2)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제1 홀(200)을 형성하기 위한 제1 식각 공정(195)을 진행하는 과정에서 상기 제2 마스크 패턴(180)은 소실될 수 있다. 또는, 상기 제1 식각 공정(195)을 완료한 후에 상기 제2 마스크 패턴(180)을 제거할 수 있다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 상기 제1 마스크 패턴(170)을 식각 마스크로 이용하는 제2 식각 공정(205)을 진행하여 상기 노출된 몰딩막(150) 및 스토핑 절연막(140)을 선택적으로 식각함으로써 상기 콘택 패드(130)의 상면을 노출시키는 제2 홀(210)을 형성하는 것을 포함할 수 있다.
상기 제2 홀(210)을 형성하는 것은 상기 제1 마스크 패턴(170)을 식각 마스크로 이용하여 상기 노출된 몰딩막(150)을 선택적으로 제거하여 상기 스토핑 절연막(140)의 상면을 노출시킨다. 이어서, 상기 제1 마스크 패턴(170)을 식각 마스크로 이용하여 노출된 상기 스토핑 절연막(140)을 선택적으로 제거하여 상기 콘택 패드(130)를 노출시키는 것을 포함할 수 있다.
상기 몰딩막(150)을 식각하기 위한 식각 에천트는 C4F8 및/또는 C4F6를 포함할 수 있다. 상기 식각 에천트는 상기 몰딩막(150) 및 스토핑 절연막(140)을 식각할 수 있다.
상기 몰딩막(150)에 대한 제2 식각 공정(205)을 진행함에 있어서, 상기 제1 마스크 패턴(170)은 상기 몰딩막(150)과 식각 선택비를 갖는 질화막을 포함할 수 있다. 그러므로, 상기 몰딩막(150) 식각에 사용되는 C4F8 및/또는 C4F6에 의한 제1 마스크 패턴(170)의 손실률이 최소화될 수 있다. 따라서, 제1 마스크 패턴(170)의 두께(h1)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제2 홀(210)을 형성하기 위한 제2 식각 공정(205)을 진행하는 과정에서 상기 제1 마스크 패턴(170)은 소실될 수 있다. 또는, 상기 제2 식각 공정(205)을 완료한 후에 상기 제1 마스크 패턴(170)을 제거할 수 있다.
본 실시예에 의하면, 상기 몰딩막(150) 및 서포터막(160)에 대하여 각각 우수한 식각 선택비를 가지는 물질막을 이용하여 다중 마스크 패턴(190)을 형성한다. 즉, 상기 몰딩막(150) 및 서포터막(160)에 대하여 1:1로 대응하는 다중 마스크 패턴(190)을 형성한다.
따라서, 상기 몰딩막(150) 및 서포터막(160)을 식각하는 두 번의 식각 과정에서 상기 몰딩막(150) 및 상기 서포터막(160)에 대응하는 제1 마스크 패턴(170) 및 제2 마스크 패턴(180)의 손실률이 거의 없으므로 각 마스크 패턴(170, 180)의 두께(h1, h2)를 최소화할 수 있게 된다. 그로 인해 제1 마스크 패턴(170) 및 제2 마스크 패턴(180)으로 이루어진 다중 마스크 패턴(190)의 전체적인 두께(mh1)를 종래 단일 마스크를 적용했을때에 비해 상대적으로 줄일 수 있게 된다. 그리고, 다중 마스크 패턴(190)의 전체적인 두께(mh1)를 줄임으로써 사진 식각 공정이 유리해져 피식각막(몰드막 및 서포터막)의 식각 산포를 개선할 수 있다. 따라서, 고 종횡비의 커패시터의 스토리지 전극이 구현이 가능하며 이에따라 커패시터의 정전 용량을 증가시킬 수 있다.
도 1e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 상기 제2 홀(210) 내부에 스토리지 전극(220)을 형성하는 것을 포함할 수 있다.
상기 스토리지 전극(220)을 형성하는 것은 상기 제2 홀(210)을 갖는 반도체 기판(100) 상에 도전성 물질을 형성하고, 상기 버퍼막(165)의 상면이 노출될 때까지 상기 도전성 물질을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 에치 백 공정 또는 화학기계적 연마 공정을 이용하여 진행할 수 있다.
상기 스토리지 전극(220)은 금속 또는 금속 질화물 등과 같은 도전성 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 스토리지 전극(220)은 타이타늄 질화물로 형성할 수 있다. 상기 스토리지 전극(220)은 상기 버퍼막(165), 서포터막(160), 상기 몰딩막(150) 및 상기 스토핑 절연막(140)을 수직으로 관통하도록 형성하는 것을 포함할 수 있다.
도 1f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(1)를 제조하는 방법은, 서포터막(160)을 패터닝하여 서포터 패턴(160a)를 형성하고, 몰딩막을(150)을 제거하여 스토리지 전극(220)을 노출시키고, 기판(100) 상에 차례로 유전막(230)과 플레이트 전극(240)을 형성하는 것을 포함할 수 잇다.
상기 서포터 패턴(160a)을 형성하는 것은 서포터막(160)을 패터닝하여 개구부를 갖는 서포터 패턴(160a)을 형성하는 것을 포함할 수 있다. 상기 서포터 패턴(160a)은 상기 스토리지 전극(220)의 일부 측면들과 연결될 수 있다. 예를 들어, 상기 서포터 패턴(160a)은 상기 스토리지 전극(220)이 쓰러지지 않도록 지지하는 역할을 할 수 있다.
상기 서포터 패턴(160a)을 형성하고 나서, 상기 개구부에 의해 노출된 몰딩막(150) 및 스토핑 절연막(140)을 식각 공정으로 제거할 수 있다. 이 과정에서 상기 서포터 패턴(160a) 상의 버퍼막(165)이 함께 제거될 수 있다. 상기 몰딩막(150)의 제거로 상기 스토리지 전극(240)이 노출될 수 있다.
반도체 기판(100) 상에 유전체막(230)을 형성하는 것을 포함할 수 있다. 상기 유전체막(230)은 상기 스토리지 전극(220), 스토핑 절연막(140) 및 서포터 패턴(160a)의 노출된 표면에 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 유전체막(230)은 TaO 막, TaON 막, AlO 막, HfO 막, ZrO 막, TiO 막, BST((Ba, Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합들을 포함할 수 있다.
상기 유전체막(230)이 형성되어 있는 반도체 기판(100) 상에 플레이트 전극(240)을 형성하는 것을 포함할 수 있다. 상기 플레이트 전극(240)은 유전체막(230) 상에 형성되는 것을 포함할 수 있다. 상기 플레이트 전극(240)은 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
상기 스토리지 전극(220), 유전체막(230) 및 플레이트 전극(240)은 커패시터(250)를 구성할 수 있다. 상기 스토리지 전극(220)은 커패시터의 하부 전극이고, 상기 플레이트 전극(240)은 상기 커패시터의 상부 전극일 수 있다.
도 2a 내지 도 2g는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 도 1a에서 설명한 것과 실질적으로 동일한 방법으로 반도체 기판(100) 상에 비트 라인 구조들(120), 콘택 패드(130) 및 스토핑 절연막(stopping insulating layer: 140)을 형성하고, 상기 스토핑 절연막(140) 상에 하부 몰딩막(lower molding layer: 300), 하부 서포터막(lower supporter layer: 310), 상부 몰딩막(upper molding layer: 320), 상부 서포터막(upper supporter layer: 330) 및 버퍼막(335)을 형성하고, 상기 버퍼막(335) 상에 제1 마스크막(339), 제2 마스크막(349), 제3 마스크막(359) 및 제4 마스크막(369)으로 이루어진 다중 마스크막(379)을 형성하는 것을 포함할 수 있다.
상기 하부 몰딩막(300)을 형성하는 것은 상기 스토핑 절연막(140) 상에 상기 스토핑 절연막(140)과 선택비를 갖는 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 스토핑 절연막(140)은 실리콘 질화물을 포함하고, 상기 하부 몰딩막(300)은 실리콘 산화물을 포함할 수 있다.
상기 하부 서포터막(310)을 형성하는 것은 상기 하부 몰딩막(300) 상에 상기 하부 몰딩막(300)과 식각 선택비를 갖는 절연성 물질로 형성하는 것을 포함할 수 있다. 상기 하부 서포터막(310)은 상기 하부 몰딩막(300)보다 상대적으로 단단한 절연성 물질을 포함할 수 있다. 상기 하부 서포터막(310)은 실리콘 질화물을 포함할 수 있다.
상기 상부 몰딩층(320)을 형성하는 것은 상기 하부 서포터막(310) 상에 상기 하부 서포터막(310)과 식각 선택비를 갖는 물질로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 하부 서포터막(310)은 실리콘 질화물을 포함하고, 상기 상부 몰딩막(320)은 실리콘 산화물을 포함할 수 있다.
상기 상부 서포터막(330)을 형성하는 것은 증착 공정을 수행하여 상기 상부 몰딩막(320) 상에 상기 상부 몰딩막(320)과 식각 선택비를 갖는 절연 물질로 형성하는 것을 포함할 수 있다. 상기 상부 서포터막(330)은 상기 상부 몰딩막(320)보다 상대적으로 단단한 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 서포터막(330)은 실리콘 질화물을 포함할 수 있다.
상기 버퍼막(335)을 형성하는 것은 증착 공정을 수행하여 상기 상부 서포터막(330) 상에 절연 물질을 형성하는 것을 포함할 수 있다. 상기 버퍼막(335)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 다중 마스크막(379)을 형성하는 것은, 상기 버퍼막(335) 상에 상기 하부 몰딩막(300)과 식각 선택비를 갖는 제1 마스크막(339), 상기 하부 서포터막(310)과 식각 선택비를 갖는 제2 마스크막(349), 상기 상부 몰딩막(320)과 식각 선택비를 갖는 제3 마스크막(359) 및 상기 상부 서포터막(330)과 식각 선택비를 갖는 제4 마스크막(369)을 순차적으로 형성하는 것을 포함할 수 있다.
상기 제1 마스크막(339)은 상기 실리콘 산화막(SiO2)으로 이루어진 하부 몰딩막(300)과 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제1 마스크막(339)은 금속이 함유된 질화막을 포함할 수 있다. 상기 제1 마스크막(339)은 TiN, TaN, WN, AlN 또는 GaN를 포함할 수 있다.
상기 제2 마스크막(349)은 상기 실리콘 질화막(SiN)으로 이루어진 하부 서포터막(310)과 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제2 마스크막(349)은 실리콘으로 형성될 수 있다. 예를 들어, 제2 마스크막(349)은 폴리실리콘을 포함할 수 있다.
상기 제3 마스크막(359)은 상기 실리콘 산화막(SiO2)으로 이루어진 상부 몰딩막(320)과 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제3 마스크막(359)은 금속이 함유된 질화막을 포함할 수 있다. 상기 제3 마스크막(359)은 TiN, TaN, WN, AlN 또는 GaN를 포함할 수 있다.
상기 제4 마스크막(369)은 상기 실리콘 질화막(SiN)으로 이루어진 상부 서포터막(330)과 식각 선택비를 가지는 물질로 형성하는 것을 포함할 수 있다. 상기 제4 마스크막(369)은 실리콘으로 형성될 수 있다. 예를 들어, 제4 마스크막(369)은 폴리실리콘을 포함할 수 있다.
도 2b를 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 버퍼막(335) 상에 다중 마스크 패턴(380)을 형성하는 것을 포함할 수 있다. 상기 다중 마스크 패턴(380)은 차례로 적층된 제1 마스크 패턴(340), 제2 마스크 패턴(350), 제3 마스크 패턴(360) 및 제4 마스크 패턴(370)을 포함할 수 있다.
상기 다중 마스크 패턴(380)을 형성하는 것은, 상기 버퍼막(335) 상에 형성되어 있는 상기 제1 마스크막(339), 상기 제2 마스크막(349), 상기 제3 마스크막(359) 및 상기 상부 서포터막(369)에 대하여 사진 및 식각 공정을 수행함으로써, 상기 버퍼막(335)을 선택적으로 노출시키는 두께 h1의 제1 마스크 패턴(340), 두께 h2의 제2 마스크 패턴(350), 두께 h3의 제3 마스크 패턴(360) 및 두께 h4의 제4 마스크 패턴(370)으로 이루어진 두께 mh2의 다중 마스크 패턴(380)을 형성하는 것을 포함할 수 있다.
도 2c를 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 다중 마스크 패턴(380)을 식각 마스크로 이용하는 제1 식각 공정(385)을 진행하여 상기 버퍼막(335) 및 상부 서포터막(330)을 선택적으로 제거함으로써 상기 상부 몰딩막(320)의 상면을 노출시키는 제1 홀(390)을 형성하는 것을 포함할 수 있다.
상기 제1 홀(390)을 형성하기 위한 식각 에천트는 CHF3 및/또는 CH2F2를 포함할 수 있다. 상기 식각 에천트는 상기 버퍼막(335) 및 상부 서포터막(330)을 식각할 수 있다.
상기 제1 홀(390)을 형성하기 위한 제1 식각 공정(385)을 진행함에 있어서, 상기 다중 마스크 패턴(380) 중에서 최상단에 위치한 제4 마스크 패턴(370)이 메인 마스크 역할을 수행하게 된다. 상기 제4 마스크 패턴(370)은 상기 상부 서포터막(330)과 식각 선택비를 갖는 폴리실리콘을 포함할 수 있다. 그러므로, 상기 상부 서포터막(330) 식각에 사용되는 식각 에천트 CHF3 및/또는 CH2F2에 의한 상기 제4 마스크 패턴(370)의 손실률이 최소화될 수 있다. 따라서, 제4 마스크 패턴(370)의 두께(h4)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제1 홀(390)을 형성하기 위한 제1 식각 공정(385)을 진행하는 과정에서 상기 제4 마스크 패턴(370)은 소실될 수 있다. 또는, 상기 제1 식각 공정(385)을 완료한 후에 상기 제4 마스크 패턴(370)을 제거할 수 있다.
도 2d를 참조하면, 상기 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 제3 마스크 패턴(360)을 식각 마스크로 이용하는 제2 식각 공정(395)을 진행하여 상기 상부 몰딩막(320)을 선택적으로 제거함으로써 상기 하부 서포터(310)의 상면을 노출시키는 제2 홀(400)을 형성하는 것을 포함할 수 있다.
상기 제2 홀(400)을 형성하기 위한 식각 에천트는 C4F8 및/또는 C4F6를 포함할 수 있다. 상기 식각 에천트는 상기 상부 몰딩막(320)을 식각할 수 있다.
상기 제2 홀(400)을 형성하기 위한 제2 식각 공정(395)을 진행함에 있어서, 상기 제3 마스크 패턴(360)이 메인 마스크 역할을 수행하게 된다. 상기 제3 마스크 패턴(360)은 상기 상부 상부 몰딩막(160)과 식각 선택비를 갖는 금속 질화막을 포함할 수 있다. 그러므로, 상기 상부 몰딩막(320) 식각에 사용되는 C4F8 및/또는 C4F6에 의한 상기 제3 마스크 패턴(360)의 손실률이 최소화될 수 있다. 따라서, 제3 마스크 패턴(360)의 두께(h3)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제2 홀(400)을 형성하기 위한 제2 식각 공정(395)을 진행하는 과정에서 상기 제3 마스크 패턴(360)은 모두 소실될 수 있다. 또는, 상기 제2 식각 공정(395)을 완료한 후에 상기 제3 마스크 패턴(360)을 제거할 수 있다.
도 2e를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 제2 마스크 패턴(350)을 식각 마스크로 이용하는 제3 식각 공정(405)을 진행하여 상기 하부 서포터막(310)을 선택적으로 제거함으로써 상기 하부 몰딩막(300)의 상면을 노출시키는 제3 홀(410)을 형성하는 것을 포함할 수 있다.
상기 제3 홀(410)을 형성하기 위한 식각 에천트는 CHF3 및/또는 CH2F2를 포함할 수 있다. 상기 식각 에천트는 상기 하부 서포터막(310)을 식각할 수 있다.
상기 제3 홀(410)을 형성하기 위한 제3 식각 공정(405)을 진행함에 있어서, 상기 제2 마스크 패턴(350)이 메인 마스크 역할을 수행하게 된다. 상기 제2 마스크 패턴(350)은 상기 하부 서포터막(310)과 식각 선택비를 갖는 폴리실리콘을 포함할 수 있다. 그러므로, 상기 하부 서포터막(310) 식각에 사용되는 식각 에천트 CHF3 및/또는 CH2F2에 의한 상기 제2 마스크 패턴(350)의 손실률이 최소화될 수 있다. 따라서. 제2 마스크 패턴(350)의 두께(h2)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제3 홀(410)을 형성하기 위한 제3 식각 공정(405)을 진행하는 과정에서 상기 제2 마스크 패턴(350)은 모두 소실될 수 있다. 또는, 상기 제3 식각 공정(405)을 완료한 후에 상기 제2 마스크 패턴(350)을 제거할 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 제1 마스크 패턴(340)을 식각 마스크로 이용하는 제4 식각 공정(415)을 진행하여 상기 하부 몰딩막(300) 및 스토핑 절연막(140)을 선택적으로 제거함으로써 상기 콘택 패드(130)의 상면을 노출시키는 제4 홀(420)을 형성하는 것을 포함할 수 있다.
상기 제4 홀(420)을 형성하는 것은 상기 제1 마스크 패턴(340)을 식각 마스크로 이용하여 상기 노출된 하부 몰딩막(300)을 선택적으로 제거하여 상기 스토핑 절연막(140)의 상면을 노출시키는 것을 포함할 수 있다. 또한, 상기 제4 홀(420)을 형성하는 것은 상기 제1 마스크 패턴(340)을 식각 마스크로 이용하여 노출된 스토핑 절연막(140)을 선택적으로 제거하여 상기 콘택 패드(130)를 노출시키는 것을 포함할 수 있다.
상기 제4 홀(420)을 형성하기 위한 식각 에천트는 C4F8 및/또는 C4F6를 포함할 수 있다. 상기 식각 에천트는 상기 하부 몰딩막(300) 및 스토핑 절연막(140)을 식각할 수 있다.
상기 제4 홀(420)을 형성하기 위한 제4 식각 공정(415)을 진행함에 있어서, 상기 제1 마스크 패턴(340)은 상기 하부 몰딩막(300)과 식각 선택비를 갖는 금속 질화막을 포함할 수 있다. 그러므로, 상기 하부 몰딩막(300) 식각에 사용되는 C4F8 및/또는 C4F6에 의한 상기 제1 마스크 패턴(340)의 손실률이 최소화될 수 있다. 따라서, 제1 마스크 패턴(340)의 두께(h1)를 최소화시킬 수 있으므로, 사진 식각 공정에 보다 유리하게 작용할 수 있다.
상기 제4 홀(420)을 형성하기 위한 제4 식각 공정(415)을 진행하는 과정에서 상기 제1 마스크 패턴(340)은 모두 소실될 수 있다. 또는, 상기 제4 식각 공정(415)을 완료한 후에 상기 제1 마스크 패턴(340)을 제거할 수 있다.
본 실시예에서는 상기 도 1b에서와 마찬가지로, 상기 하부 몰딩막(300), 하부 서포터막(310), 상부 몰딩막(320) 및 상부 서포터막(330)에 대하여 각각 대응하는 우수한 식각 선택비를 가지는 물질막들을 포함하는 다중 마스크 패턴(380)을 형성한다. 그 결과, 상기 하부 몰딩막(300), 하부 서포터막(310), 상부 몰딩막(320) 및 상부 서포터막(330)으로 이루어진 피식각막들을 식각하는 네 번의 식각 과정에서 각각의 피식각막에 대응하는 제1 마스크 패턴(340), 제2 마스크 패턴(350), 제3 마스크 패턴(360) 및 제4 마스크 패턴(370)의 손실률이 거의 없어 각 마스크 패턴(340, 350, 360, 370)의 두께(h1, h2, h3, h4)를 최소화할 수 있게 된다. 그 결과, 다중 마스크 패턴(380)의 전체적인 두께(mh2)를 종래 단일 마스크를 적용했을때에 비해 상대적으로 줄일 수 있게 되어 사진 식각 공정이 유리해지며, 피식각막(하부 몰딩막, 서포터막, 상부 몰딩막)의 식각 산포를 개선할 수 있다. 따라서, 고 종횡비의 커패시터의 스토리지 전극을 구현이 가능하여 커패시터의 정전 용량을 증가시킬 수 있다.
도 2g를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(10)를 제조하는 방법은, 상기 제4 홀(420) 내부에 스토리지 전극들(220)을 형성하고, 서포터 패턴(330a)을 형성하고, 상부 몰딩막(320), 상부 몰딩막(320), 하부 서포터막(310), 하부 몰딩막(300) 및 스토핑 절연막(140)을 제거히고, 유전체막(230) 및 플레이트 전극(240)을 차례로 형성하는 것을 포함할 수 있다.
상기 스토리지 전극(220)을 형성하는 것은 상기 도 1e에서 설명한 것과 실질적으로 동일한 방법으로, 상기 제4 홀(420)을 갖는 반도체 기판(100) 상에 도전성 물질을 형성하고, 상기 버퍼막(335)이 노출될 때까지 상기 도전성 물질을 평탄화하는 것을 포함할 수 있다.
상기 서포터 패턴(330a)을 형성하는 것은 상기 도 1f에서 설명한 것과 실질적으로 동일한 방법으로, 상기 상부 서포터막(330)을 패터닝하여 개구부를 갖는 상부 서포터 패턴(330a)을 형성하는 것을 포함할 수 있다. 상기 상부 서포터 패턴(330a)은 상기 스토리지 전극(220)의 일부 측면들과 연결될 수 있다.
상기 상부 서포터 패턴(330a)을 형성하고 나서, 상기 개구부에 의해 노출된 상부 몰딩막(320), 하부 서포터막(310), 하부 몰딩막(300) 및 스토핑 절연막(140)을 식각 공정으로 제거하될 수 있다. 이 과정에서 상기 상부 서포터 패턴(330a) 상의 버퍼막(335)이 함께 제거될 수 있다. 상기 하부 서포터막(310)은 상기 서포터 패턴(330a)에 정렬되도록 패터닝될 수 있다.
상기 유전체막(230)을 형성하는 것은 상기 버퍼막(335), 상부 몰딩막(320), 하부 서포터막(310), 하부 몰딩막(300) 및 스토핑 절연막(140)이 제거된 반도체 기판(100) 상에 유전체막(230)을 형성하는 것을 포함할 수 있다. 상기 유전체막(230)은 상기 스토리지 전극(220), 스토핑 절연막(140), 상부 서포터막(310) 및 버퍼막(335)의 노출된 표면에 컨포멀하게 형성될 수 있다.
그리고, 상기 유전체막(230)이 형성되어 있는 반도체 기판(100) 상에 플레이트 전극(240)을 형성할 수 있다. 따라서, 상기 스토리지 전극(220), 유전체막(230) 및 플레이트 전극(240)으로 구성되는 커패시터(250)를 형성할 수 있다.
도 3은 본 발명의 기술적 사상의 실시예들에 따라 제조된 상기 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈(1000)을 개략적으로 나타낸 도면이다.
도 3을 참조하면, 상기 반도체 모듈(1000)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 상기 반도체 모듈(1000)은 모듈 기판(1010), 상기 모듈 기판(1010) 상에 배치된 다수 개의 반도체 소자들(1020) 및 상기 모듈 기판(1010)의 한 변 상에 배열된 다수 개의 터미널들(1030)을 포함할 수 있다.
상기 모듈 기판(1010)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 터미널들(1030)은 구리 같은 전도성 금속을 포함할 수 있다. 상기 터미널들(1030)은 상기 반도체 소자들(1020)과 전기적으로 연결될 수 있다.
상기 반도체 소자들(1020)은 메모리 소자들일 수 있다. 상기 반도체 소자들(1020)은 디램 소자들일 수 있다. 상기 반도체 소자들(1020)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다.
도 4은 본 발명의 기술적 사상의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 시스템(1300)을 개략적으로 도시한 블록도이다.
도 4를 참조하면, 전자 시스템(1300)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(1300)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(1300)은 메모리 시스템(1310), 마이크로프로세서(1320), 램(1330) 및 버스(1340)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(1350)를 포함할 수 있다.
상기 마이크로프로세서(1320)는 전자 시스템(1300)을 프로그램 및 컨트롤할 수 있다. 상기 램(1330)은 마이크로프로세서(1320)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(1320), 램(1330) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(1310) 또는 램(1330)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
상기 유저 인터페이스(1350)는 전자 시스템(1300)으로 데이터를 입력하거나 또는 전자 시스템(1300)으로부터 출력하는데 사용될 수 있다.
상기 메모리 시스템(1310)은 상기 마이크로프로세서(1320) 동작용 코드들, 상기 마이크로프로세서(1320)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1310)은 컨트롤러 및 메모리를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자 100: 반도체 기판
120: 비트라인 구조 120a: 비트 라인 콘택 플러그
120b: 비트 라인 전극 120c: 비트 라인 캡핑막
120d: 비트 라인 스페이서 130: 콘택 패드
140: 스토핑 절연막 150: 몰딩막
160: 서포터막 165: 버퍼막
169: 제1 마스크막 170: 제1 마스크 패턴
179: 제2 마스크막 180: 제2 마스크 패턴
190: 다중 마스크 패턴 200: 제1 홀
210: 제2 홀 220: 스토리지 전극
230: 유전체막 240: 플레이트 전극
250: 커패시터

Claims (10)

  1. 반도체 기판 상에 몰딩막 및 서포터막을 차례로 형성하고,
    상기 서포터막 상에 제1 마스크막 및 상기 제1 마스크막 상의 제2 마스크막을 포함하는 다중 마스크막을 형성하되, 상기 제1 마스크막은 상기 몰딩막과 식각 선택비를 갖는 물질로 형성하고, 상기 제2 마스크막은 상기 서포터막과 식각 선택비를 갖는 물질로 형성하고,
    상기 다중 마스크막을 패터닝하여 제1 마스크 패턴 및 상기 제1 마스크 패턴 상의 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 서포터막을 식각하고, 그리고
    상기 제1 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 몰딩막을 식각하여 홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 홀 내에 스토리지 전극을 형성하고;
    상기 서포터막을 패터닝하여 서포터 패턴을 형성하고;
    상기 몰딩막을 제거하여 상기 스토리지 전극과 상기 서포터 패턴을 노출시키고;
    상기 스토리지 전극 및 상기 서포터 패턴 상에 컨포멀한 유전체막을 형성하고; 그리고
    상기 유전체막 상에 플레이트 전극을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 마스크막은 금속 질화물로 형성되는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서, 상기 제2 마스크막은 실리콘으로 형성되는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 마스크막은 폴리 실리콘을 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 몰딩막은 실리콘 산화물을 포함하고, 그리고 상기 서포터막은 실리콘 질화물을 포함하는 반도체 소자의 제조방법.
  7. 반도체 기판 상에 하부 몰딩막, 하부 서포터막, 상부 몰딩막 및 상부 서포터막을 차례로 형성하고,
    상부 서포터막 상에 차례로 적층된 제1 마스크막, 제2 마스크막, 제3 마스크막 및 제4 마스크막을 포함하는 다중 마스크막을 형성하고,
    상기 다중 마스크막을 패터닝하여 차례로 적층된 제1 마스크 패턴, 상기 제2 마스크 패턴, 제3 마스크 패턴 및 제4 마스크 패턴을 형성하고,
    상기 제4 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 진행하여 상기 상부 서포터막을 식각하고,
    상기 제3 마스크 패턴을 식각 마스크로 이용하는 제2 식각 공정을 진행하여 상기 상부 몰딩막을 식각하고,
    상기 제2 마스크 패턴을 식각 마스크로 이용하는 제3 식각 공정을 진행하여 상기 하부 서포터막을 식각하고, 그리고
    상기 제1 마스크 패턴을 식각 마스크로 이용하는 제4 식각 공정을 진행하여 상기 하부 몰딩막을 식각하여 홀을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제3 마스크막들은 각각 금속을 포함하는 질화물을 포함하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 제2 및 제4 마스크막들은 각각 폴리 실리콘을 포함하는 반도체 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 몰딩막은 실리콘 산화물을 포함하고 그리고 상기 서포터막은 실리콘 질화물을 포함하는 반도체 소자의 제조방법.
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