KR20070076929A - 커패시터를 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

커패시터를 구비하는 반도체 소자 및 그 제조 방법이 제공된다. 커패시터를 구비하는 소자는 반도체 기판, 반도체 기판 상에 형성되며, 높은 종횡비를 갖는 다수의 하부 전극, 하부 전극 사이에 위치하여 하부 전극의 기울어짐을 방지하는 하부 전극 지지막, 하부 전극의 표면에 형성된 유전막 및 유전막의 표면에 형성된 상부 전극을 포함한다.

커패시터, 기울어짐, 전극 지지막

Description

커패시터를 구비하는 반도체 소자 및 그 제조 방법{semiconductor device including capacitor and fabrication method for the same}

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일 부분인 커패시터의 단면도이다.

도 2 내지 도 8는 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 단면도들이다.

(도면의 주요부분에 대한 부호의 설명)

100 : 식각 정지막 201 : 하부 전극 지지막

300 : 하부 전극 301 : 상부 전극

500 : 유전막

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 커패시터 하부 전극 상단에 전극 지지막을 형성하여 하부 전극의 기울어짐 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.

커패시터는 렌덤 엑세스 메모리(RAM), RF 디바이스, 고밀도 직접회로 등의 반도체 소자 기판에 따라 다양한 용도로 제공되고 있다.

반도체 소자의 집적도가 증가함에 따라 전하를 저장하는 커패시터의 영역은 작게 디자인 되어야 하고 이에 따라 정전 용량의 감소를 초래하게 된다. 따라서 이렇게 제한된 커패시터 영역 내에서 효율적으로 정전 용량의 크기를 극대화 할 수 있는 커패시터를 구현하는 기술이 함께 요구되고 있다.

유전율이 우수한 물질을 커패시터의 유전체로 이용하여 정전 용량을 확보하려는 기술과 아울러 커패시터의 구조를 변경하여 동일한 효과를 얻으려는 기술도 함께 개발되고 있다. 이와 같은 형태의 구조을 갖는 커패시터로는 예로 들면, MIM(metal insulator metal), OCS(one cylinder storage), VPP(vertical parallel plate) 등을 들 수 있다.

한편 OCS 형태의 커패시터 경우, 하부 전극의 내부 및 외부 표면 모두를 전극 면적으로 활용하고 있다. 이러한 구조를 채택하더라도 정전 용량에 한계가 있어 전극의 높이를 증가시키는 방법도 함께 사용하고 있다. 이러한 구조를 구현하기 위해 하부 전극을 형성 단계에서, 전극 간의 인력 및 높은 종횡비(aspect ratio)로 인해 하부 전극이 기울어지는 현상이 발생하게 된다. 이로 인해 커패시터를 완성하기 위한 후속 공정의 신뢰도를 저하시키고, 완성된 반도체 소자의 전기적, 구조적 특성에 부정정인 영향을 가져오는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 하부 전극의 기울어짐이 방지된 커패시커를 구비하는 반도체 소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 하부 전극의 기울어짐이 방지된 커패시터를 구비하는 반도체 소자의 제조 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성되며, 높은 종횡비를 갖는 다수의 하부 전극, 상기 하부 전극 사이에 위치하여 상기 하부 전극의 기울어짐을 방지하는 하부 전극 지지막, 상기 하부 전극의 표면에 형성된 유전막 및 상기 유전막의 표면에 형성된 상부 전극을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 상에 높은 종횡비를 갖되 하부 전극 지지막에 의해 기울어짐이 방지된 하부 전극을 형성하며, 상기 하부 전극의 표면에 유전막을 형성하며, 상기 유전막 표면에 상부 전극을 형성하는 것을 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 하나의 층이 다른 층 "위에" 있는 것으로 언급될 때는 상기 층 위에 직접 있을 수 있고 또는 그 사이에 중간 층들이 존재할 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

그리고 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계 및/또는 소자는 하나 이상의 다른 구성요소, 단계 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한 본 명세서에서 커플링(coupled, coupling)이란 두 개의 구성 요소가 서로 물리적 또는 전기적으로 직접 콘택하지 않고 중간 구조를 통해 전기적으로 함께 동작(co-operate)하는 경우를 지칭하는 의미로 사용하고, 연결(connected, connecting)이란 두 개의 구성 요소가 직접 물리적 또는 전기적으로 콘택하는 경우를 지칭하는 의미로 사용한다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일 부분인 커패시터를 나타낸 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 커패시터는 반도체 기판(미도 시), 반도체 기판 상에 형성되며 높은 종횡비를 갖는 다수의 하부 전극(300), 하부 전극(300) 사이에 위치하여 하부 전극(300)의 기울어짐을 방지하는 하부 전극 지지막(201), 하부 전극(300)의 표면에 형성된 유전막(500) 및 유전막(500)의 표면에 형성된 상부 전극(301)을 포함한다.

반도체 기판은 능동 소자, 수동 소자 영역을 포함하는 기판 또는 다른 반도체 소자를 구성하는 막질일 수 있으나, 여기에 한정하는 것은 아니다. 예를 들어, 반도체 기판은 하부 전극(300)과 배선하기 위해 연결 및/또는 커플링된 콘택 및 콘택 하부의 게이트 전극을 포함할 수 있다.

식각 정지막(100)은 하부 전극을 형성하는 과정에서 식각 정지를 위해 사용되는 막이며, 반도체 기판인 하부 구조의 유동성을 보강하는 캡핑(capping) 역할도 함께 수행한다. 본 발명과 관련하여서는 하부 전극(300)의 하단을 지지하여 이하에서 설명할 하부 전극 지지막(201)과 실질적으로 동일한 역할도 수행한다.

하부 전극(300)은 도 1에 도시된 바와 같이, 실린더(cylinder) 형태의 단위 구조로 정의 될 수 있다. 하부 전극(300)은 도전성 물질인 다결정 실리콘 및/또는 금속 물질 등을 사용할 수 있으며 금속 물질과 다결정 실리콘이 적층된 구조를 가질 수 있다. 금속 물질로는 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO₂, IrO₂ 및 이들의 조합을 사용할 수 있다.

한편 하부 전극의 높이는 정전 용량의 확보를 위하여 높은 종횡비를 가지며, 본 발명의 일 실시예에서는 하부 전극(300)의 종횡비가 약 10(전극높이) : 1(전극폭) 정도로 디자인 될 수 있는데, 이는 반도체 소자의 특성에 따라서 적절하게 조절할 수 있다.

하부 전극 지지막(201)은 도 1에 도시된 바와 같이 하부 전극(300) 사이에 형성되어 있다. 본 발명의 일 실시예에서는 하부 전극(300)의 상단에 형성될 수 있다. 그러나 하부 전극(201)의 상단 및 하단 사이에 여러 층의 전극 지지막(201)이 추가로 위치하는 것을 배제하는 것은 아니다. 반도체 소자의 집적도가 높아지면서 정전 용량의 확보를 위해 높은 종횡비(aspaect ratio)를 갖는 하부 전극(300)을 디자인할 필요가 있다. 이에 따라 유전막(500)을 형성하기 전 단계에서 하부 전극(300)이 기울어지는 현상이 발생할 수 있다.(미도시) 하부 전극 지지막(201)은 이러한 하부 전극(300)의 기울어짐 현상을 방지하여 반도체 소자 제조 공정의 신뢰도를 높일 수 있다. 하부 전극 지지막(201)은 하부 전극(300)의 형성 과정에서 식각 선택비가 낮아 막질이 잘 유지될 수 있고, 하부 전극(300)이 형성된 후에는 막질의 강도가 높아 균열이 발생하지 않는 물질을 사용할 수 있다. 또한 막질의 두께는 정전 용량의 확보를 위해 전극의 표면이 유전막(500)에 되도록 많이 노출될 수 있도록 정의 될 수 있다. 본 발명의 일 실시예에서 하부 전극 지지막(201)은 실리콘 질화물 또는 실리콘 산질화물일 수 있으며 약 100Å 정도의 두께를 갖도록 디자인 될 수 있다.

한편 도 7b 및 도 8는 본 발명의 실시예들에 따른 하부 전극 지지막(201)의 구조를 나타낸 평면도들이다. 도시된 바와 같이 1 단위의 하부 전극 지지막(201)은 3 단위(도 8) 또는 4 단위(도 7b)의 하부 전극(300) 지지할 수 있다. 그러나 2개 이상의 하부 전극(300)을 일직선으로 연결하여 지지할 수도 있으며, 본 발명은 여기에 한정되지 않고 다양한 구조를 갖는 하부 전극 지지막(201) 형태로 실시될 수 있다. 하부 전극 지지막(201)의 구조를 형성하는 과정은 반도체 제조 방법에서 상세히 설명하기로 한다.

유전막(500)은 하부 전극의 프로파일(profile)을 따라 컨포멀(conformal)하게 형성되어 있다. 커패시터의 정전 용량을 확보하기 위해 고유전 상수(high-k)를 갖는 고유전 물질을 유전막(500)으로 사용할 수 있다. 이러한 고유전율막의 고유전 특성은 강한 이온 분극(the strong ionic polarization)에 의해 발생한다. 따라서, 유전막(500)은 HfO₂, HfSiO, HfAlO, ZrO₂, ZrSiO, ZrAlO, Ta₂O₅, TiO₂, Al₂O₃, Nb₂O₅, CeO₂, Y₂O₃, InO₃, IrO₂, SrTiO₃, PbTiO₃, SrRuO₃, CaRuO₃, (Ba,Sr)TiO₃, Pb(Zr,Ti)O₃, (Pb,La)(Zr,Ti)O₃, (Sr,Ca)RuO₃ 및 이들의 적층막(예를 들어, 라미네이트 구조(laminate structure))일 수 있다. 또한 ONO(Oxide-Nitride-Oxide)와 같은 고유전율을 가지는 적층막을 사용할 수 있다. 유전막(500)은 반도체 소자의 디자인 룰(design rule)에 따라 다양한 두께를 가질 수 있다.

상부 전극(301)인 플레이트(plate) 전극은 도 1에 도시된 바와 같이 유전막(500)의 표면을 따라 컨포멀하게 형성되어 있다. 즉 단위 하부 전극(300) 내부에 형성된 유전막(500)을 따라 컨포멀하게 형성되어 있으며, 상부 전극 지지막(200)과 하부 식각 정지막(100) 내부에 형성된 유전막(200)의 표면을 따라 컨포멀하게 형성 되어 있다. 기타 상부 전극(301)의 특성은 하부 전극(300)에서 설명한 바와 같으므로 여기서는 언급을 생략하기로 한다.

도 1에 도시된 커패시터 및 본 발명의 다른 실시예들에 따라 다양한 형태의 하부 전극 지지막(201)을 구비하는 커패시터를 포함하는 반도체 소자의 상부 구조(미도시)는 당해 기술분야에서 통상의 지식을 가진자에게 잘 알려진 공정을 이용하여 반도체 소자의 각 어플리케이션에 따라 다양하게 특정될 수 있다.

이하 도 2 내지 도 8를 참조하여 도 1에 도시된 반도체 소자의 제조 방법을 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한 여기서 앞의 커패시터 구조에서 설명한 각 구성 요소들에 대해서는 설명의 중복을 피하기 위하여 그 설명을 생략하거나 간단하게 하기로 한다.

도 2 및 도 8는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정을 순차적으로 나타낸 공정 단면도들이다.

도 2 내지 도 8를 참조하여 도 1에 도시된 커패시터를 구비하는 반도체 소자를 형성하는 방법을 설명한다.

우선, 반도체 기판(미도시)을 제공한다. 본 발명에 따른 일 실시예에서 반도체 기판은 능동 소자 및/또는 수동 소자 등을 형성하고 그 상부에 층간 절연막을 형성하며 이러한 층간 절연막 내에 배선을 형성하고 평탄화함으로써 형성할 수 있다.

그런 다음, 도 2 내지 도 5를 참조하여, 반도체 기판 상에 하부 전극(300)을 형성한다.

먼저 도 2에 도시된 바와 같이 반도체 기판 상에 식각 정지막(100), 하부 전극(300)을 형성하기 위한 몰드(mold)막(150) 및 하부 전극(300)을 지지하기 위한 지지막(200)을 순차적으로 형성하고 지지막(200) 상에 패턴화된 포토레지스트(250)를 형성한다. 본 발명의 일 실시예에서 식각 정지막(100)은 실리콘 질화물, 몰드막(150)은 실리콘 산화물, 지지막(200)은 실리콘 질화물일 수 있는데, 이에 한정되는 것은 아니다. 이러한 막들은 열에 의한 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), LPCVD(low pressure CVD), APCVD(atmospheric pressure CVD)등의 증착 방법을 사용하여 형성할 수 있 으며, 디자인 룰에 의해 정의된 바에 따라 일정한 두께로 형성될 수 있다.

특히 본 발명의 일 실시예에 따라 지지막(200)으로 실리콘 질화막을 형성하는 경우 고온(약 900℃ 이상) CVD 방법을 사용할 수 있다. 이러한 조건으로 형성된 실리콘 질화막은 LPCVD에 의하는 경우 보다 막질의 밀도가 높고, 열적으로 매우 안정된 특성을 갖게 되며, 몰드막(150)을 식각하는 물질(예를 들어, 완충 HF 용액)에 대해 식각 선택비가 낮아 식각이 잘 되지 않으므로, 지지막(200)으로서 디자인된 바에 따라 손실되지 않고 잘 유지 될 수 있다.

다음으로, 도 3에 도시된 바와 같이 패턴화된 포토레지스트(250)을 식각 마스크로 사용하여 노출된 지지막(200)의 하부를 식각한다. 이와 같은 식각 과정을 통해 반도체 기판의 상면을 노출시키며 개구부를 형성한다. 식각은 비등방적인 식 각이 필요하므로 건식 식각인 이온 식각이나 반응 건식 식각 등의 방법으로 수행할 수 있다. 식각 후에는 포토레시스트를 제거하는 공정을 수행한다.

본 발명의 다른 실시예에서는 몰드막(150)을 여러 단계로 형성하고 그 단계 사이에 지지막(200)을 형성시키는 단계를 수행할 수 있다. 이와 같이 하여 하부 전극(300)을 완성하는 단계에서 하부 전극(300)의 하단 및 상단 사이에 하나 또는 그 이상의 전극 지지막(201)이 위치하는 구조를 형성할 수 있다.(미도시)

그런 다음, 도 4에 도시된 바와 같이 도 3의 개구부에 도전 물질인 폴리 실리콘막(290)을 컨포멀하게 형성시키고 폴리 실리콘막(290)을 따라 형성된 개구부에 매몰층(400)을 채운후 평탄화시킨다. 본 발명의 일 실시예에 따라 폴리 실리콘막(290)은 580 내지 650℃의 온도에서 실레인(SiH₄)을 사용하여 LPCVD 방식으로 형성시킬 수 있다. 매몰층(400)은 몰드막(150) 형성과 실질적으로 동일한 방식으로 형성시킬 수 있다. 여기서 매몰층(400)은 이하에서 설명할 노드(node) 분리 공정에서 에치백(etch back)하는 경우 폴리 실리콘막(290)의 표면을 보호하는 역할을 수행한다.

다음으로, 에치백 공정을 수행하여 매몰층(400)의 상단부를 제거하여 폴리 실리콘막(290)을 노출시키고, 노출된 폴리 실리콘막(290)을 에치백하여 노드를 분리함으로써 도 5a 및 도 5b에 도시된 바와 같은 하부 전극(300)을 형성한다. 도 5b는 도 5a의 구조를 I-I' 선을 따라 자른 단면도이다.

한편 하부 전극(300)의 내부 및 외부 표면에 유전물질을 형성시키기 위해서 는 도 5b에 도시된 바와 같이 지지막(200) 하부에 있는 몰드막(150) 및 하부 전극(300) 내에 있는 매몰층(400)을 제거하여야 하고, 이와 함께 하부 전극 지지막(201)을 형성하기 위해 이하에서 후속 공정을 진행한다.

앞서 설명한 바와 같이, 도 6a 내지 도 7b를 참조하여, 하부 전극(300) 상단에 하부 전극 지지막(201)을 형성하는 후속 공정을 진행한다.

먼저, 도 6a 및 6b에 도시된 바와 같이, 패턴화된 포토레지스트(251)를 하부 전극(300) 및 지지막(200)의 상단 표면에 형성한다. 본 발명의 일 실시예에서 포토레지스트 패턴은 도 6a에 도시된 바와 같이 사각형으로 디자인할 수 있다. 이후 상기 노출된 전면을 에치백하여 도 7b에 도시된 바와 같은 사각형의 하부 전극 지지막(201)을 형성한다.

이후 몰드막(150) 및 매몰층(400)을 제거하여 도 7a 및 도 7b와 같은 구조를 얻는다. 본 발명의 일 실시예에서는 몰드막(150) 및 매몰층(400)은 등방적 식각이 될 수 있도록 습식 식각(예를 들어, 완충 HF 용액을 사용한다.)의 방식으로 수행할 수 있다. 이와 같이하여 하부 전극(300)의 내부 및 외부 표면이 노출된다.

도 7a 및 도 7b에 도시된 바와 같이 하부 전극(300) 4 단위가 하부 전극 지지막(201) 1 단위에 의해 지지되고 있다. 이렇게 함으로써 높은 종횡비를 갖는 하부 전극(300)의 기울어짐 현상을 방지할 수 있으며, 유전막(500) 및 상부 전극(301)을 형성하는 후속 공정의 신뢰도와 완성된 반도체 소자의 구동 신뢰성을 높일 수 있다.

한편 본 발명의 다른 실시예에 따라, 도 8에 도시된 바와 같이 삼각형의 하 부 전극 지지막(201)을 형성할 수 있다. 삼각형의 하부 전극 지지막(201)은 도 6b의 포토레지스트 패턴을 삼각형으로 디자인하고 상기 설명한 사각형 하부 전극 지지막(201)의 형성에 관한 실시예와 실질적으로 동일한 공정을 수행함으로써 형성할 수 있다.

본 발명의 또 다른 실시예에 따라 하부 전극 지지막(201)은 도 6b의 포토레지스트 패턴이 2 단위 이상의 하부 전극(200)에 일렬로 배열되는 형태(미도시)로 디자인하여 형성시킬 수도 있다.

다음으로, 당해 기술 분야에서 통상의 지식을 가진 자에에 널리 알려진 공정에 따라 하부 전극(300)의 표면에 유전막(500)을 컨포멀하게 형성하며, 유전막(500) 표면에 상부 전극(301)을 형성한다.

본 발명의 일 실시예에 따라 유전막(500)은 CVD 방식으로 형성시킬 수 있다. 또한 상부 전극(301)은 앞서 설명한 하부 전극(300)의 형성 방법과 실질적으로 동일한 방식으로 형성시킬 수 있다.

이렇게 하여 도 1에 도시된 바와 같은 하부(300) 전극의 상단이 하부 전극 지지막(201)에 의해 지지된 커패시터를 제조할 수 있다.

이후, 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 상기 설명한 본 발명에 따른 각각의 커패시터에 전기적 신호 입출력이 가능하도록 하는 배선들을 형성하여 연결 및/또는 커플링하고, 기판 상에 패시베이션층을 형성하며 상기 기판을 패키징하여 반도체 소자를 완성한다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 설명한 바와 같은 반도체 소자 및 그 제조 방법에 따르면 높은 종횡비를 갖는 커패시터의 하부 전극 상단을 전극 지지막으로 지지함으로써 전극의 기울어짐 현상을 방지할 수 있으며, 따라서 후속 공정 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Claims (5)

1. 반도체 기판;

   상기 반도체 기판 상에 형성되며, 높은 종횡비를 갖는 다수의 하부 전극;

   상기 하부 전극 사이에 위치하여 상기 하부 전극의 기울어짐을 방지하는 하부 전극 지지막;

   상기 하부 전극의 표면에 형성된 유전막; 및

   상기 유전막의 표면에 형성된 상부 전극을 포함하는 커패시터를 구비하는 반도체 소자.
2. 제1 항에 있어서,

   상기 하부 전극 지지막은 2개 이상의 상기 하부 전극의 상단을 지지하는 반도체 소자.
3. 제1 항에 있어서,

   상기 하부 전극 지지막은 실리콘 질화물 또는 실리콘 산질화물인 반도체 소자.
4. 제1 항에 있어서,

   상기 하부 전극 및 상부 전극은 폴리 실리콘인 반도체 소자.
5. 반도체 기판을 제공하고,

   상기 반도체 기판 상에 높은 종횡비를 갖되 하부 전극 지지막에 의해 기울어짐이 방지된 하부 전극을 형성하며,

   상기 하부 전극의 표면에 유전막을 형성하며,

   상기 유전막 표면에 상부 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.

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