KR100456554B1 - 반도체 장치의 커패시터 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000003990 capacitor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims description 52
- 239000010410 layer Substances 0.000 claims abstract description 221
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 45
- 239000010936 titanium Substances 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 23
- 229910052719 titanium Inorganic materials 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 13
- 229910052721 tungsten Inorganic materials 0.000 claims description 13
- 239000010937 tungsten Substances 0.000 claims description 13
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 239000010941 cobalt Substances 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 12
- 229910052707 ruthenium Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 11
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 11
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 11
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 11
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910010413 TiO 2 Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910004121 SrRuO Inorganic materials 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 229910052746 lanthanum Inorganic materials 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
반도체 장치의 커패시터 및 그 제조 방법을 제공한다. 이 커패시터는 반도체기판 상에 배치되어, 소정영역에서 반도체기판을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴을 포함한다. 제 1 개구부의 측벽 및 하부면은 제 1 하부전극으로 덮히고, 제 2 개구부의 측벽 및 하부면은 제 2 하부전극으로 덮힌다. 제 1 및 제 2 하부전극의 내벽은 상부 유전막으로 덮히고, 상부 유전막은 제 1 개구부 및 제 2 개구부에서 각각 제 1 상부 전극 및 제 2 상부 전극에 의해 덮힌다. 이때, 제 2 하부전극 및 상부 유전막 사이에는 하부 유전막 패턴이 개재되는 것을 특징으로 한다. 이 제조 방법은 반도체기판 상에 층간절연막을 형성한 후 이를 패터닝하여, 반도체기판을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴을 형성하는 단계를 포함한다. 제 1 및 제 2 개구부에 각각 제 1 하부전극 및 제 2 하부전극을 형성한 후, 제 2 하부전극을 덮는 하부 유전막 패턴을 형성한다. 이후, 하부 유전막 패턴을 포함하는 반도체기판 전면에 상부 유전막 및 상부 전극막을 차례로 형성한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 금속-절연막-금속(metal-insulator-metal, MIM) 구조의 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 비용을 최소화하기 위해서는, 반도체 장치를 고집적화하는 동시에 제조 단계의 수를 최소화하는 것이 요구된다. 한편, 휴대폰, 켐코더 및 게임기 등과 같은 휴대용 전자 장치의 대중화에 따라, 메모리와 논리 회로를 함께가지는 복합칩(Embedded Memory Logic, EML) 반도체 장치에 대한 필요가 증가하고 있다. 이때, 상기 복합칩 반도체 장치는 고속의 동작 속도를 위해 통상적으로 디램을 메모리로 사용한다.
도 1은 일반적인 디램 메모리 반도체 장치의 커패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 제 1 층간절연막을 형성한다. 이후, 상기 제 1 층간절연막을 패터닝하여, 상기 반도체기판(10)을 노출시키는 제 1 개구부(25)를 갖는 제 1 층간절연막 패턴(20)을 형성한다. 상기 제 1 개구부(25)를 통해, 상기 반도체기판(10)에 접속하는 도전성의 콘택 플러그(30)를 형성한다. 이때, 상기 제 1 층간절연막 패턴(20)은 상기 반도체기판 상에 형성된 게이트 패턴(도시하지 않음)을 덮는다.
상기 콘택 플러그(30)를 포함하는 반도체기판 전면에, 제 2 층간절연막을 형성한다. 이후, 상기 제 2 층간절연막을 패터닝하여 상기 콘택 플러그(30)의 상부면을 노출시키는 제 2 개구부(45)를 갖는 제 2 층간절연막 패턴(40)을 형성한다.
상기 제 2 층간절연막 패턴(40)을 포함하는 반도체기판 전면에, 하부전극막 및 희생막(도시하지 않음)을 콘포말하게 형성한다. 이후, 상기 희생막 및 상기 하부전극막을 전면식각하여 상기 제 2 층간절연막 패턴(40)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 차례로 채우는 하부전극(50) 및 희생막 패턴을 형성한다. 이후, 상기 희생막 패턴을 제거하여 상기 하부전극(50)의 내벽을 노출시킨다.
상기 노출된 하부전극(50)을 포함하는 반도체기판 전면에 유전막(60) 및 상부전극막을 차례로 형성한다. 상기 상부전극막을 패터닝하여 상기 유전막(60)의 상부면을 노출시킴으로써, 상기 제 2 개구부(45)를 채우는 동시에 이를 지나는 상부전극(70)을 형성한다.
이러한 종래 기술에 따른 디램 커패시터의 제조 공정은, 상기 제 1 개구부(25), 제 2 개구부(45) 및 상부 전극(70) 형성을 위해, 총 세번의 사진/식각 공정이 실시된다. 본 발명은 공정 단순화 및 이에 따른 반도체 장치의 제조 비용 절감을 위해, 상기 사진/식각 공정의 수를 줄이는 방법을 제공하는 것을 목적으로 한다.
또한, 고집적화 및 정전용량 확보를 위해 도시한 바와 같이, 디램의 셀 커패시터는 통상적으로 약 10000Å 이상의 높이(h1)를 갖는 하부전극(50)을 구비한다. 하지만, 이러한 상기 하부전극(50)의 높이(h1)는, 디램의 제조 공정과 상기 논리 회로의 제조 공정을 서로 양립 불가능하게 하는 원인이 된다. 이에 더하여, 상기 논리 회로용 커패시터에는 상기 메모리용 커패시터보다 높은 전압이 인가될 수 있다. 이에 따라, 상기 논리 회로용 커패시터는 충분한 내압을 갖도록 상기 메모리용 커패시터보다 두꺼운 커패시터 유전막을 구비한다. 그 결과, 상기 논리 회로용 커패시터 및 메모리용 커패시터는 전혀 다른 공정 단계를 통해 서로 다른 두께로 제조된다. 하지만, 반도체 장치의 커패시터 제조를 위해, 상기와 같이 양립불가능한 공정 단계 및 전혀 다른 공정 단계를 사용하는 것은 제조 비용의 감소를 위해 바람직하지 못하다.
본 발명이 이루고자 하는 기술적 과제는 복합칩 반도체 장치의 제조에 적합하도록, 논리 회로용 커패시터 및 디램용 커패시터가 유사한 구조인 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 복합칩 제조 공정에 적합한 동시에 제조 비용을 절감할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1은 일반적인 디램 메모리 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도이다.
도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도들이다.
도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터를 나타내는 사시도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 논리 회로용 커패시터 및 디램용 커패시터가 모두 게이트 패턴 사이의 층간절연막 내에 배치되는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다. 이 커패시터는 메모리 영역 및 논리 회로 영역을 포함하는 반도체기판 상에 배치되어 상기 메모리 영역 및 상기 논리 회로 영역의 반도체기판을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴을 포함한다. 상기 제 1 개구부의 측벽 및 하부면은 제 1 하부전극으로 덮히고, 상기 제 2 개구부의 측벽 및 하부면은 제 2 하부전극으로 덮힌다. 상기 제 1 및 제 2 하부전극의 내벽은 상부 유전막으로 덮히고, 상기 상부 유전막은 상기 제 1 개구부 및 제 2 개구부에서 각각 제 1 상부 전극 및 제 2 상부 전극에 의해 덮힌다. 이때, 상기 제 2 하부전극 및 상기 상부 유전막 사이에는 하부 유전막 패턴이 개재되는 것을 특징으로 한다.
상기 하부 유전막 패턴 및 상부 유전막은 각각 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막인 것이 바람직하다.
또한, 상기 제 1 상부 전극 및 제 2 상부 전극은 각각 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다. 마찬가지로, 상기 제 1 하부전극 및 제 2 하부전극은 각각 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다.
상기 제 1 개구부 및 상기 제 2 개구부 하부의 상기 반도체기판에는 고농도 불순물 영역을 더 배치되는 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 메모리 영역에 형성되는 하부 유전막을 선택적으로 제거하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법을 제공한다. 이 제조 방법은 메모리 영역 및 논리 회로 영역을 포함하는 반도체기판 상에 층간절연막을 형성한 후 이를 패터닝하여, 상기 메모리 영역 및 상기 논리 회로 영역의 반도체기판을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴을 형성하는 단계를 포함한다. 이후, 상기 제 1 및 제 2 개구부에 각각 제 1 하부전극 및 제 2 하부전극을 형성하고, 상기 제 2 하부전극을 덮는 하부 유전막 패턴을 형성한 후, 그 결과물 전면에 상부 유전막 및 상부 전극막을 차례로 형성한다.
바람직하게는, 상기 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 형성한다.
또한, 상기 제 1 하부전극 및 상기 제 2 하부전극은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
상기 제 1 및 제 2 하부전극을 형성하는 단계는 상기 제 1 및 제 2 개구부를 포함하는 반도체기판 전면에 하부전극막 및 희생막을 차례로 적층하고, 상기 희생막 및 상기 하부전극막을 차례로 전면식각하여 상기 층간절연막 패턴의 상부면을 노출시킨 후, 상기 희생막을 제거하는 단계를 포함하는 것이 바람직하다. 이때, 상기 희생막은 SOG 물질 및 포토레지스트 물질 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 또한 상기 희생막을 제거하는 단계는 상기 층간절연막 패턴, 제 1 하부전극 및 제 2 하부전극에 대해 선택비를 갖는 식각 레서피를 사용하되, 습식 식각의 방법으로 실시하는 것이 바람직하다.
상기 하부 유전막 패턴을 형성하는 단계는 상기 제 1 및 제 2 하부전극을 포함하는 반도체기판 전면에 하부 유전막을 콘포말하게 형성하고, 상기 제 2 하부전극 상의 상기 하부 유전막을 덮는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 하부전극을 덮는 상기 하부 유전막을 제거하는 단계를 포함하는 것이 바람직하다. 이때, 상기 제 1 하부전극을 덮는 상기 하부 유전막을 제거하는 단계는 상기 제 1 하부전극 및 상기 층간절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하되, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 하부 유전막 패턴은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
또한, 상기 상부 유전막 역시 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
상기 상부 전극막은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
상기 상부 전극막을 형성한 후, 상기 상부 전극막을 패터닝하여 상기 제 1 개구부 및 상기 제 2 개구부를 각각 지나는 제 1 상부 전극 및 제 2 상부 전극을 형성하는 단계를 더 실시하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도들이다.
도 2를 참조하면, 메모리 영역 및 논리 회로 영역을 포함하는 반도체기판(100)의 소정영역에, 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막을 포함하는 반도체기판 상에 게이트 패턴(110)을 형성한다. 이후, 상기 게이트 패턴(110)의 측벽에는 스페이서(120)를 형성한다. 상기 스페이서(120)를 마스크로 사용한 이온 주입 공정을 실시하여, 상기 활성영역에 고농도 불순물 영역(130)을 형성한다. 상기 고농도 불순물 영역(130)을 포함하는 반도체기판 전면에 식각정지막(140) 및 층간절연막(150)을 형성한다.
상기 층간절연막(150)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 식각정지막(140)은 상기 층간절연막(150)에 대해 식각선택비를 갖는 물질막으로 형성한다. 이를 위해, 상기 식각정지막(140)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 층간절연막(150) 및 상기 식각정지막(140)을 차례로 패터닝하여, 제 1 개구부(151) 및 제 2 개구부(152)를 갖는 층간절연막 패턴(155) 및 식각정지막 패턴(145)을 형성한다. 이때, 상기 제 1 및 제 2 개구부(151, 152)는 각각 상기 메모리 영역 및 상기 논리 회로 영역에서 상기 고농도 불순물 영역(130)의 상부면을 노출시킨다.
상기 제 1 및 제 2 개구부(151, 152) 형성을 위한 식각 공정은 상기 식각정지막(140)에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 층간절연막(150)을 식각한 후, 상기 반도체기판(100)에 대해 선택비를 갖는 식각 레서피를 사용하여 상기 식각정지막(140)을 식각하는 단계를 포함하는 것이 바람직하다.
상기 제 1 및 제 2 개구부(151, 152)를 포함하는 반도체기판 전면에 하부전극막(160)을 콘포말하게 형성한다. 상기 하부전극막(160)은 차례로 적층된 티타늄(Ti) 및 질화 티타늄(TiN)으로 형성하는 것이 바람직하다. 하지만, 상기 하부전극막(160)은 상기 티타늄(Ti) 및 질화 티타늄(TiN) 뿐만이 아니라, 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지의 물질막이 더 사용될 수도 있다. 또한, 상기 하부전극막(160)을 형성한 후, 상기 하부전극막(160)과 상기 반도체기판(100)이 오믹 접촉(ohmic contact)을 형성할 수 있도록 열처리 공정을 더 실시하는 것이 바람직하다.
상기 하부전극막(160)을 포함하는 반도체기판 전면에 희생막(170)을 형성한다. 상기 희생막(170)은 후속 평탄화 식각 공정의 편의를 위해 형성하는 물질막이다. 따라서, 상기 희생막(170)은 이를 제거하는 후속 식각 공정에서, 상기 층간절연막 패턴(155) 및 상기 하부전극막(160)이 식각되는 것을 최소화할 수 있는 물질막으로 형성하는 것이 바람직하다. 이에 따라, 상기 희생막(170)은 SOG 물질 및 포토레지스트 물질 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 희생막(170) 및 상기 하부전극막(160)을 차례로 전면식각하여, 상기 층간절연막 패턴(155)의 상부면을 노출시키는 하부전극 분리 공정을 실시한다.
이에 따라, 상기 하부전극막(160)은 식각되어, 상기 제 1 개구부(151) 및 상기 제 2 개구부(152)에서 각각 제 1 하부전극(161) 및 제 2 하부전극(162)을 형성한다. 이때, 상기 제 1 및 제 2 하부전극(161, 162)은 각각 상기 제 1 및 제 2 개구부(151, 152)의 측벽 및 하부면을 덮는다.
또한, 상기 희생막(170) 역시 상기 하부전극 분리 공정에서 식각되어, 상기 제 1 하부전극(161) 및 상기 제 2 하부전극(162)의 내부를 채우는 희생막 패턴(175)을 형성한다.
이때, 상기 하부전극 분리 과정에서 실시되는 상기 전면 식각 공정은 화학 기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다.
도 5를 참조하면, 상기 희생막 패턴(175)을 제거하여, 상기 제 1 및 제 2 하부전극(161, 162)의 내벽을 노출시킨다. 이후, 상기 노출된 제 1 및 제 2 하부전극(161, 162)의 내벽 및 층간절연막 패턴(155)의 상부면을 덮는 하부 유전막(180)을 형성한다.
상기 희생막 패턴(175)을 제거하는 공정은 상기 제 1 하부전극(161), 제 2 하부전극(162) 및 층간절연막 패턴(155)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다. 또한, 상기 희생막 패턴(175)을 제거하는 공정은 상기 제 1 및 제 2 하부전극(161, 162)이 플라즈마에 의한 식각 손상을 받지 않도록, 습식 식각의 방법으로 실시하는 것이 바람직하다.
상기 하부 유전막(180)은 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 또는 상기 하부 유전막(180)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3및 (Sr,Ca)RuO3중에서 선택된 한가지 물질막으로 형성할 수도 있다.
이때, 상기 하부 유전막(180)은 논리 회로용 커패시터 유전막의 의도된 두께와 디램용 커패시터 유전막의 의도된 두께의 차이값에 해당하는 두께를 갖도록 형성한다.
도 6을 참조하면, 상기 하부 유전막(180) 상에, 상기 제 2 개구부(152)의 상부를 덮는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이에 따라, 상기 포토레지스트 패턴은 상기 메모리 영역의 상기 하부 유전막(180)을 노출시킨다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 메모리 영역에 노출된 상기 하부 유전막(180)을 식각함으로써, 상기 제 2 하부전극(162)을 덮는 하부 유전막 패턴(182)을 형성한다. 이에 따라, 상기 메모리 영역의 상기 층간절연막 패턴(155)및 상기 제 1 하부전극(161)은 노출된다. 이후, 상기 포토레지스트 패턴을 제거한다.
상기 하부 유전막(180)을 식각하는 공정은 상기 층간절연막 패턴(155) 및 상기 제 1 하부전극(161)에 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이에 더하여, 상기 식각 공정은 습식 식각의 방법을 통해 실시하는 등방성 식각 공정인 것이 바람직하다.
도 7을 참조하면, 상기 하부 유전막 패턴(182)을 포함하는 반도체기판 전면에, 상부 유전막(190), 상부 전극막(도시하지 않음) 및 매립 물질막(도시하지 않음)을 차례로 형성한다. 이후, 상기 매립 물질막 및 상기 상부 전극막을 차례로 패터닝함으로써, 차례로 적층되어 상기 제 1 개구부(151)를 지나는 제 1 상부 전극(201) 및 제 1 매립 패턴(211)을 형성하는 동시에, 차례로 적층되어 상기 제 2 개구부(152)를 지나는 제 2 상부 전극(202) 및 제 2 매립 패턴(212)을 형성한다.
상기 상부 유전막(190)은 상기 하부 유전막(180)과 마찬가지로, 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 하프늄 산화막(HfO2) 중에 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 또는 상기 상부 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3및 (Sr,Ca)RuO3중에서 선택된 한가지 물질막으로 형성할 수도 있다.
또한, 상기 상부 전극막은 티타늄(Ti), 질화 티타늄(TiN), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지의 물질막으로 형성하는 것이 바람직하다.
상기 매립 물질막은 상기 상부 전극막이 형성된 상기 제 1 및 제 2 개구부(151, 152)의 채워지지 않은 공간을 채우도록 형성한다. 또한, 상기 매립 물질막은 텅스텐(W)으로 형성하는 것이 바람직한데, 실리콘 산화막으로 형성할 수도 있다.
상기 매립 물질막 및 상부 전극막을 패터닝하는 공정은 상기 상부 유전막(190)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 하지만, 상기 패터닝 공정이 불완전하게 실시될 경우 우려되는 브릿지(bridge)의 문제, 즉 인접한 상부 전극(201, 202) 사이에 도전성 경로가 형성되는 문제를 최소화하기 위해, 상기 패터닝 공정에 사용하는 식각 공정은 과도식각의 방법으로 실시한다. 이에 따라, 상기 상부 유전막(190)은 식각되어, 상기 층간절연막 패턴(155)의 상부면이 노출될 수도 있다.
도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따라, 각각 메모리 영역 및 논리 회로 영역에 배치되는 반도체 장치의 커패시터를 나타내는 사시도들이다.
도 8a 및 도 8b를 참조하면, 메모리 영역 및 논리 회로 영역을 포함하는 반도체기판(100)의 소정영역에, 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 활성영역 상에는, 상기 소자분리막(105) 및 상기 활성영역을 가로지르는 게이트 패턴(110)이 배치된다. 상기 게이트 패턴(110)의 양쪽 측벽에는 스페이서(120)가 배치된다. 상기 스페이서(120) 사이의 상기 활성영역에는 고농도 불순물 영역(130)이 배치된다.
상기 게이트 패턴(110) 및 상기 스페이서(120)를 포함하는 반도체기판 전면에는, 상기 고농도 불순물 영역(130)을 노출시키는 제 1 개구부(151) 및 제 2 개구부(152)를 갖는 층간절연막 패턴(155)이 배치된다. 상기 제 1 개구부(151)는 상기 메모리 영역에 배치되고, 상기 제 2 개구부(152)는 상기 논리 회로 영역에 배치된다. 상기 층간절연막 패턴(155)의 하부에는 식각정지막(140)이 배치되는 것이 바람직하다. 상기 층간절연막 패턴(155)은 실리콘 산화막인 것이 바람직하고, 상기 식각정지막(140)은 상기 층간절연막 패턴(155)에 식각 선택비를 갖는 물질막인 것이 바람직하다.
상기 제 1 개구부(151)의 내벽에는 차례로 적층된 제 1 하부전극(161), 상부 유전막(190) 및 제 1 상부 전극(201)이 배치된다. 또한, 상기 제 2 개구부(152)의 내벽에는 차례로 적층된 제 2 하부전극(162), 하부 유전막 패턴(182), 상기 상부 유전막(190) 및 제 2 상부 전극(202)이 배치된다. 이에 따라, 상기 논리 회로 영역의 커패시터는 상기 메모리 영역의 커패시터보다 두꺼운 절연막을 가질 수 있다. 이때, 상기 상부 유전막(190)은 상기 메모리 영역 및 상기 논리 회로 영역 모두에 배치된다. 따라서, 상기 논리 회로용 커패시터 유전막은 상기 디램용 커패시터 유전막보다 상기 하부 유전막 패턴(182)의 두께만큼 두껍다.
상기 제 1 하부전극(161) 및 상기 제 2 하부전극(162)은 질화 티타늄(TiN),티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다. 또한, 상기 제 1 상부 전극(201) 및 상기 제 2 상부 전극(202) 역시 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것이 바람직하다.
또한, 상기 하부 유전막 패턴(182)은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것이 바람직하다. 또한, 상기 상부 유전막(190)은 상기 하부 유전막패턴(182)과 마찬가지로, 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것이 바람직하다. 이에 더하여, 상기 하부 유전막 패턴(182) 및 상기 상부 유전막(190)은 ZrO2, Nb2O5, CeO2, Y2O3,InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3및 (Sr,Ca)RuO3중에서 선택된 한가지 물질막일 수도 있다. 이처럼 커패시터의 유전막으로 상기와 같이 고유전율을 갖는 물질막을 사용함으로써, 커패시터 전극의 면적을 줄일 수 있기 때문에, 본 발명에 따른 커패시터는 낮은 높이를 가질 수 있다. 그 결과, 정전 용량의 확보를 위해 종래 기술와 같이 높은 높이를 갖는 커패시터를 형성하지 않음으로써, 논리 회로와 공정 양립성을 갖는 반도체 장치를 제조할 수 있다.
상기 제 1 및 제 2 상부 전극(201, 202) 및 상기 상부 유전막(190)은 상기 개구부들(151, 152)의 내벽에서 연장되어, 상기 층간절연막 패턴(155)의 상부를 덮도록 배치될 수 있다. 이에 더하여, 상기 하부 유전막 패턴(182) 역시 상기 논리 회로 영역 내로 한정된 범위에서, 상기 층간절연막 패턴(155)의 상부를 덮도록 연장될 수 있다.
본 발명에 따르면, 논리 회로용 커패시터 및 디램용 커패시터가 유전막의 두께에서 다른 것을 제외하고는 동일한 구조이다. 이에 따라, 한 사이클의 공정단계를 통해 논리 회로용 커패시터 및 디램용 커패시터를 동시에 형성할 수 있다.
또한, 본 발명에 따른 반도체 장치의 커패시터는 게이트 패턴 측면의 층간절연막 내에 배치되어, 반도체기판에 직접 접촉하는 하부전극을 갖는다. 이에 따라, 두번의 사진/식각 공정을 통해 커패시터를 제조할 수 있어, 제조 공정을 단순화할 수 있다. 그 결과, 단순화된 공정을 통해 저비용으로 복합칩 반도체 장치를 제조 할 수 있다.
Claims (20)
- 메모리 영역 및 논리 회로 영역을 포함하는 반도체기판 상에, 반도체 장치의 커패시터를 제조하는 방법에 있어서,상기 반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여, 상기 메모리 영역 및 상기 논리 회로 영역에서 상기 반도체기판의 상부면을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴을 형성하는 단계;상기 제 1 및 제 2 개구부의 내벽에 각각 배치되는 제 1 하부전극 및 제 2 하부전극을 형성하는 단계;상기 제 2 하부전극의 상부면을 덮는 하부 유전막 패턴을 형성하는 단계;상기 하부 유전막 패턴을 포함하는 반도체기판 전면에, 상부 유전막 및 상부 전극막을 차례로 형성하는 단계; 및상기 상부 전극막을 패터닝하여, 상기 제 1 하부 전극 및 상기 제 2 하부전극의 상부를 각각 지나는 제 1 상부 전극 및 제 2 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 층간절연막을 형성하기 전에, 상기 제 1 및 제 2 개구부 하부의 상기 반도체기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 하부전극 및 상기 제 2 하부전극은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부전극을 형성하는 단계는상기 제 1 및 제 2 개구부를 포함하는 반도체기판 전면에 하부전극막을 콘포말하게 형성하는 단계;상기 하부전극막 상에 희생막을 형성하는 단계;상기 희생막 및 상기 하부전극막을 차례로 전면식각하여, 상기 층간절연막 패턴의 상부면을 노출시키는 단계; 및상기 희생막을 제거하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 4 항에 있어서,상기 희생막은 SOG 물질 및 포토레지스트 물질 중에서 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 4 항에 있어서,상기 희생막을 제거하는 단계는 상기 층간절연막 패턴, 제 1 하부전극 및 제 2 하부전극에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 4 항에 있어서,상기 희생막을 제거하는 단계는 습식 식각의 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 유전막 패턴을 형성하는 단계는상기 제 1 및 제 2 하부전극을 포함하는 반도체기판 전면에 하부 유전막을 콘포말하게 형성하는 단계;상기 제 2 하부전극 상의 상기 하부 유전막을 덮는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여, 상기 제 1 하부전극을 덮는 상기 하부 유전막을 제거하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 8 항에 있어서,상기 제 1 하부전극을 덮는 상기 하부 유전막을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 8 항에 있어서,상기 제 1 하부전극을 덮는 상기 하부 유전막을 제거하는 단계는 상기 제 1 하부전극 및 상기 층간절연막 패턴에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 유전막 패턴은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 유전막은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극막은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W)및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 삭제
- 메모리 영역 및 논리 회로 영역을 포함하는 반도체 장치의 커패시터에 있어서,반도체기판 상에 배치되어, 상기 메모리 영역 및 상기 논리 회로 영역의 반도체기판을 각각 노출시키는 제 1 개구부 및 제 2 개구부를 갖는 층간절연막 패턴;상기 제 1 개구부의 측벽 및 하부면을 덮는 제 1 하부전극;상기 제 2 개구부의 측벽 및 하부면을 덮는 제 2 하부전극;상기 제 1 및 제 2 하부전극의 내벽을 덮는 상부 유전막;상기 제 1 개구부에서 상기 상부 유전막을 덮는 제 1 상부전극;상기 제 2 개구부에서 상기 상부 유전막을 덮는 제 2 상부전극; 및상기 제 2 하부전극 및 상기 상부 유전막 사이에 개재되는 하부 유전막 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 15 항에 있어서,상기 하부 유전막 패턴은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 15 항에 있어서,상기 상부 유전막은 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막 중에 선택된 적어도 한가지 물질막인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 15 항에 있어서,상기 제 1 상부 전극 및 제 2 상부 전극은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 15 항에 있어서,상기 제 1 하부전극 및 제 2 하부전극은 질화 티타늄(TiN), 티타늄(Ti), 코발트(Co), 텅스텐(W) 및 루세늄(Ru) 중에서 선택된 적어도 한가지 물질막인 것을 특징으로 하는 반도체 장치의 커패시터.
- 제 15 항에 있어서,상기 제 1 개구부 및 상기 제 2 개구부 하부의 상기 반도체기판에 배치되는 고농도 불순물 영역을 더 포함하는 반도체 장치의 커패시터.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0000452A KR100456554B1 (ko) | 2002-01-04 | 2002-01-04 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US10/320,030 US6686239B2 (en) | 2002-01-04 | 2002-12-16 | Capacitors of semiconductor devices and methods of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0000452A KR100456554B1 (ko) | 2002-01-04 | 2002-01-04 | 반도체 장치의 커패시터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030059712A KR20030059712A (ko) | 2003-07-10 |
| KR100456554B1 true KR100456554B1 (ko) | 2004-11-09 |
Family
ID=19718168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0000452A KR100456554B1 (ko) | 2002-01-04 | 2002-01-04 | 반도체 장치의 커패시터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6686239B2 (ko) |
| KR (1) | KR100456554B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI223393B (en) * | 2003-04-15 | 2004-11-01 | Nanya Technology Corp | Method of filling bit line contact via |
| US7092234B2 (en) * | 2003-05-20 | 2006-08-15 | Micron Technology, Inc. | DRAM cells and electronic systems |
| KR100703833B1 (ko) * | 2003-06-30 | 2007-04-05 | 주식회사 하이닉스반도체 | 이중 유전막을 구비한 캐패시터의 제조 방법 |
| KR100584996B1 (ko) * | 2003-11-22 | 2006-05-29 | 주식회사 하이닉스반도체 | 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030059712A (ko) | 2003-07-10 |
| US6686239B2 (en) | 2004-02-03 |
| US20030129799A1 (en) | 2003-07-10 |
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