KR20000033395A - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

반도체 장치의 커패시터 및 그 제조방법에 관해 개시되어 있다. 오목한 형태로 하부전극을 형성한 후, 셀 분리를 위한 평탄화공정시 오목한 부분에 평탄화층을 채운후, 그 전면을 평탄화하여 셀 분리를 실시한다. 이때, 하부전극의 오목한 부분이 평탄화층으로 채워져 있으므로, 평탄화과정에서 발생되는 슬러리(slurry)와 같은 이물질이 상기 하부전극의 오목한 부분에 잔류되는 것을 방지할 수 있다.

Description

반도체 장치의 커패시터 및 그 제조방법

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.

반도체 장치의 원활한 동작을 보장하기 위한 반도체 소자들중의 하나로 커패시터가 있다. 반도체 장치가 고집적화되더라도, 필요한 커패시터의 용량은 작아지지 않고 전과 동일하거나 오히려 커지고 있다. 이에 따라, 좁아진 영역에서 가능한 큰 정전용량을 얻을 수 있게 커패시터가 형성될 것이 요구된다.

이러한 요구에 따라, 커패시터의 전극 면적을 증가시키거나, 전극간의 간격을 좁히거나 전극 사이에 삽입되는 유전막을 고유전상수를 갖는 유전막으로 대체하는 방법등이 검토되고 있다. 공정의 어려움과 경제정, 기존공정과의 부합성 등을 종합적으로 고려해 볼 때, 현 단계에서 고유전상수를 갖는 유전막의 사용에 관심이 집중되고 있다.

고 유전상수를 갖는 대표적인 유전막으로 PZT막이 널리 연구되고 있다. 고유전상수를 갖는 유전막을 사용하기 위해서는 기존의 전극 물질, 예컨대 폴리실리콘 대신에 백금(Pt), 이리듐(Ir) 등과 같은 내산화성 금속이나 루테늄 산화막, 이리듐 산화막과 같은 도전성 금속 산화막이 사용되는 것이 바람직하다. 그러나, 이와 같은 내 산화성 금속이나 도전성 금속산화막은 기존의 전극물질에 비해 패터닝이 어렵다는 문제점이 있다. 이를 해결하기 위한 한 방법으로 CMP방식을 이용하는 종래 기술에 의한 커패시터 제조방법이 제안된 바 있다.

이하, 도 1 내지 도 4를 참조하여 종래 기술에 의한 반도체 장치의 커패시터를 설명한다.

도 1을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막(12)이 형성된다. 상기 제1 층간 절연막(12)에 상기 반도체 기판(10)의 계면이 노출되는 콘택홀(14)이 형성된다. 상기 콘택홀(14)에 도전성 플러그(16)가 채워진다. 상기 제1 층간 절연막(12)과 상기 도전성 플러그(16)의 전면에 식각저지막(18)이 형성된다. 상기 식각저지막(18)은 SiN막으로 형성된다. 상기 식각저지막(18) 상에 제2 층간 절연막(20)이 형성된다.

도 2를 참조하면, 사진식각공정으로, 상기 제2 층간 절연막(20)과 상기 식각저지막(18)이 식각된다. 이때, 상기 도전성 플러그(16) 사이의 상기 제2 층간 절연막(20)의 일부 영역 상에 제2 층간 절연막 패턴(20a)과 식각저지막 패턴(18a)이 형성되도록 식각된다. 상기 식각저지막 패턴(18a)과 상기 제2 층간 절연막 패턴(20a)의 전면과 상기 제1 층간 절연막(12)과 상기 도전성 플러그(16)의 전면에 부착층(22) 및 하부전극이 순차적으로 형성된다. 상기 식각저지막 패턴(18a) 및 상기 제2 층간 절연막 패턴(20a)으로 인해, 상기 부착층(22)과 상기 하부전극(24)이 형성된 결과면은 상기 제2 층간 절연막 패턴(20a)이 형성된 부분의 볼록한 부분과 상기 제2 층간 절연막 패턴(20a) 사이의 상기 도전성 플러그(16)가 형성된 영역의 오목한 부분으로 구분된다.

도 3을 참조하면, 상기 하부전극의 전면을 평탄화한다. 이때, 상기 하부전극(24)의 상기 볼록한 부분이 먼저 평탄화되고, 이어서 그 아래에 형성된 상기 부착층(22)이 평탄화된다. 상기 평탄화는 상기 제2 층간 절연막 패턴(20a)이 노출될 때 까지 실시된다. 상기 평탄화에 의해, 상기 하부전극(24)은 셀 단위로 상기 도전성 플러그와 접촉되는 하부전극 패턴(24a)으로 나뉘어진다. 또한, 상기 부착층(22)도 상기 하부전극(24)과 마찬가지로 부착층 패턴(22a)으로 나뉘어진다.

도 4를 참조하면, 상기 부착층(22) 및 상기 하부전극(24)의 상기 제2 층간 절연막 패턴(20a) 상에 형성된 부분이 제거된 결과물 전면에 유전막(26) 및 상부전극(28)이 형성된다. 이렇게 하여 셀 커패시터가 완성된다.

종래 기술에 의한 반도체 장치의 커패시터 제조방법에 의하면, 하부전극이 셀 영여과 셀 영역 사이에서는 볼록한 형태로 셀 영역에서는 오목한 형태로 형성된다. 이후, 상기 하부전극이 평탄화되는 과정에서, 상기 하부전극의 볼록한 부분이 제거된다. 그런데, 상기 하부전극이 CMP방식으로 평탄화되는 과정에서, 상기 CMP의 슬러리(slurry)의 연마제와 CMP과정에서 발생되는 부산물들이 상기 하부전극의 오목한 부분, 즉 셀 영역에 채워지게 된다. 이렇게 채워진 잔류물들은 커패시터의 정전용량을 저하시키거나, 접촉불량을 유발할 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 상. 하 전극이 오목한 커패시터에서 하부전극과 그 위의 적층물 사이에 불순물들이 개재하는 것을 방지할 수 있는 반도체 장치의 커패시터를 제공함에 있다.

본 발명이 이루고자하는 다른 기술적 과제는 상기 커패시터의 제조방법을 제공함에 있다.

도 1 및 도 4는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도들이다.

도 5는 본 발명의 실시예에 의한 반도체 장치의 커패시터의 단면도이다.

도 6 내지 도 11은 도 5에 도시한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도들이다.

*도면의 주요 부분에 대한 부호설명*

40:기판. 42, 50:제1 및 제2 절연막.

44:콘택홀. 46:도전성 플러그.

47:적층물. 48:식각저지막.

52:캡핑막. 54:부착층.

56, 62:제1 및 제2 도전막. 58:평탄화층.

60:유전막.

상기 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판 상에 형성된 제1 절연막; 상기 제1 절연막에 형성된 상기 기판을 노출시키는 콘택홀; 상기 콘택홀에 채워진 도전성 플러그; 상기 도전성 플러그 사이의 상기 제1 절연막 상에 형성되어 있고 상부에 캡핑막 패턴이 형성되어 있는 절연성 적층물 패턴; 상기 적층물 패턴 사이의 상기 제1 절연막 및 도전성 플러그의 전면을 덮고 상기 적층물 패턴의 측면을 덮고 있는 부착층 패턴; 상기 부착층 패턴의 바닥면과 측면 전체를 덮고 있는 제1 도전막 패턴; 상기 제1 도전막 패턴과 상기 절연성 적층물 및 상기 부착층 패턴으로 이루어진 결과물의 전면에 형성된 유전막; 상기 유전막 상에 형성된 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.

여기서, 상기 기판은 반도체 기판이다. 또한, 상기 제1 절연막은 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막, SiOF막, SOG막, Fox막 및 polymer막으로 이루어진 군중 선택된 어느 한 막이다. 이중, SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막, SiOF막은 화학기상증착(Chemical Deposition Vapor, 이하 CVD라 함)방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식, 고밀도 플라즈막(High Density Plasma, 이하 HDP라 함)를 이용한 방식으로 형성된 막들이고, SOG막, Fox막 및 polymer막은 스핀 코팅방식으로 형성된 막들이다.

상기 도전성 플러그는 도핑된 폴리 실리콘(poly-Si), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 티타늄질화막(TiSiN)으로 이루어진 군중 선택된 어느 하나이다.

상기 절연성 적층물 패턴은 순차적으로 형성된 식각저지막 패턴, 제2 절연막 패턴 및 캡핑막 패턴으로 구성되어 있다.

이때, 상기 제2 절연막 패턴은 상기 제1 절연막을 구성하는 절연성 물질막들중 선택된 어느 하나로 구성되어 있다. 그리고 상기 식각저지막 패턴은 SiN패턴 및 SiON패턴중 선택된 어느 하나이다. 또한, 상기 캡핑막 패턴은 SiN 패턴, SiON 패턴 및 폴리머 패턴으로 이루어진 군중 선택된 어느 하나이다.

한편, 장벽층 역할도 겸하는 상기 부착층 패턴은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 질화막(TiSiN), 코발트(Co), 코발트 실리사이드(CoSi2), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 질화막(TaSiN), 탄탈륨 실리사이드(TaSi2)로 이루어진 군중 적어도 선택된 어느 하나의 단층 또는 복층이다.

상기 유전막은 BST(BaSrTiO3), BTO(BaTiO3), STO(SrTiO3), PTO(PbTiO3), PZTO(Pb(Zr, Ti)O3), PLTO((Pb,La)TiO3), KNO3 및 LNO(LiNbO3)로 이루어진 군중 적어도 선택된 어느 하나이다.

상기 제1 도전막 패턴 및 제2 도전막은 각각 커패시터의 하부 및 상부전극으로써, 도핑된 폴리 실리콘, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 스트론튬 루테늄 산화막(CaSrRuO3), 바륨 스트론튬 루테늄 산화막(BaSrRuO3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는 조합막인 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 커패시터 제조방법은 다음 단계로 실시한다.

(A) 기판 상에 제1 절연막을 형성한다. (B) 상기 제1 절연막에 상기 기판이 노출되는 콘택홀을 형성한다. (C) 상기 콘택홀에 도전성 플러그를 채운다.

(D) 상기 도전성 플러그 사이의 상기 제1 절연막 상에 절연성 적층물 패턴을 형성한다.

(E) 상기 절연성 적층물 패턴 사이의 상기 제1 절연막 및 도전성 플러그 상에 상기 적층물 패턴의 측면과 접촉되는 부착층 패턴, 상기 부착층 패턴의 바닥 및 측면의 전면에 접촉되어 있는 제1 도전막 패턴 및 상기 적층물 패턴 사이의 상기 제1 도전막 패턴 사이를 채운 평탄화층 패턴을 형성한다. (F) 상기 평탄화층 패턴을 제거한다. (G) 상기 평탄화층 패턴이 제거된 결과물 전면에 유전막 및 제2 도전막을 순차적으로 형성한다.

이 과정에서, 상기 (D) 단계는 다음 단계를 더 포함한다.

(D1) 상기 제1 절연막 및 상기 도전성 플러그 전면에 식각저지막, 제2 절연막 및 캡핑막으로 이루어지는 적층물을 순차적으로 형성한다. (D2) 상기 캡핑막의 전면에 감광막을 도포한다. (D3) 상기 감광막을 패터닝하여 상기 도전성 플러그 사이의 상기 캡핑층의 일부를 덮는 감광막 패턴을 형성한다. (D4) 상기 감광막 패턴을 식각마스크로 하여 상기 적층물을 역순으로 식각한다. (D5) 상기 감광막 패턴을 제거한다.

상기 (E) 단계는 다음 단계를 더 포함한다.

즉, (E1) 상기 절연성 적층물 패턴의 전면과 그 사이의 상기 도전성 플러그 및 제1 절연막 전면에 부착층 및 제1 도전막을 순차적으로 형성한다. (E2) 상기 적층물 패턴 사이의 상기 제1 도전막 사이를 채우는 평탄화층을 상기 제1 도전막 전면에 형성한다. (E3) 상기 적층물 패턴이 노출될 때 까지 상기 평탄화층의 전면을 평탄화한다.

상기 평탄화층은 산화막 또는 폴리머로 형성한다. 이때, 상기 산화막은 SOG(Spin On Glass)막, BPSG막, PSG막, USG막, PE-TEOS막 및 FOX막으로 이루어진 군중 선택된 어느 하나이고, 상기 폴리머는 포토레지스트막이다.

상기 평탄화층의 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함)를 이용하거나 에치 백을 이용하여 실시한다.

상기 CMP공정에서 알루미나(alumina)연마제와 KOH, Fe(CN)6, KIO3 및 H2O2로 이루어진 군중 선택된 어느 하나 또는 둘 이상으로 조합된 산화제가 사용된다.

상기 평탄화에 의해 상기 적층물 패턴 사이에 형성되는 평탄화층 패턴은 상기 평탄화층을 형성하는 물질에 따라 다른 방식으로 제거하는 것이 바람직하다.

상기 평탄화층이 상기 산화막으로 형성된 경우, 습식식각제거하는 것이 바람직하며, 이때 HF, LAL등이 식각 에쳔터로 사용된다.

상기 평탄화층이 포토레지스트막과 같이 폴리머성 물질로 형성된 경우, 에싱방법으로 제거하는 것이 바람직하다.

본 발명에 의한 반도체 장치의 커패시터 및 그 제조방법에서는 오목한 형태로 하부전극을 형성한 후, 셀 분리를 위한 평탄화공정시 오목한 부분에 평탄화층을 채운후, 그 전면을 평탄화하여 셀 분리를 실시한다. 이때, 하부전극의 오목한 부분이 평탄화층으로 채워져 있으므로, 평탄화과정에서 발생되는 슬러리(slurry)와 같은 이물질이 상기 하부전극의 오목한 부분에 잔류되는 것을 방지할 수 있다. 상기 하부전극의 오목한 부분에 채워진 평탄화층은 상기 펑탄화 과정이 종료된 후 습식 또는 에싱방법으로 제거한다.

이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.

그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.

첨부된 도면들 중, 도 5는 본 발명의 실시예에 의한 반도체 장치의 커패시터의 단면도이고, 도 6 내지 도 11은 도 5에 도시한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도들이다.

먼저, 본 발명의 실시예에 의한 반도체 장치의 커패시터에 관해 상세하게 설명한다.

도 5를 참조하면, 기판(40) 상에 제1 절연막(42)이 형성되어 있다. 상기 기판(40)은 반도체 기판이 바람직하나, 반도체 성질을 나타내는 다른 기판일 수도 있다. 상기 제1 절연막(42)은 제1 층간 절연막이다. 상기 제1 절연막(42)은 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막, SiOF막, SOG막, Fox막 및 폴리머(polymer)막으로 이루어진 군중 적어도 선택된 어느 하나이다. 이중에서, 상기 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막 및 SiOF막은 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식 및 HDP를 이용한 방식중 선택된 어느 한 방식으로 형성된 제1 절연막이고, SOG막, Fox막 및 폴리머(polymer)막은 스핀 코팅방식으로 형성된 제1 절연막이다. 상기 제1 절연막(42)에 상기 기판(40)의 표면이 노출되는 콘택홀(44)이 형성되어 있다. 상기 콘택홀(44)에 도전성 플러그(46)가 채워져 있다. 상기 도전성 플러그(46)는 그 표면이 상기 제1 절연막(42)의 표면과 동일면이 되도록 채워져 있다. 상기 도전성 플러그(46)는 도핑된 폴리 실리콘(poly-Si), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 티타늄질화막(TiSiN)으로 이루어진 군중 선택된 어느 하나이다. 상기 도전성 플러그(46) 사이의 상기 제1 절연막(42)의 일부 영역 상에 절연성 적층물 패턴(47a)이 형성되어 있다. 상기 절연성 적층물 패턴(47a)은 상기 제1 절연막(42) 표면으로부터 위쪽으로 순차적으로 형성된 식각저지막 패턴(48a), 제2 절연막 패턴(50a) 및 캡핑막 패턴(52a)으로 구성되어 있다.

여기서, 상기 식각저지막 패턴(48a)은 건식식각마진을 증가시키는 막으로써 SiN패턴 및 SiON패턴중 선택된 어느 하나이다. 상기 식각저지막 패턴(48a)의 두께는 100Å∼1,000Å정도가 바람직하다. 상기 캡핑막 패턴(52a)은 SiN 패턴, SiON 패턴 및 폴리머 패턴으로 이루어진 군중 선택된 어느 하나이다. 또한, 상기 제2 절연막 패턴(50a)은 제2 층간 절연막 패턴으로써 상기 제1 절연막(42)과 동일한 절연성 물질막으로 구성하는 것이 바람직하나, 상기 제1 절연막(42)과 다른 절연성 물질막으로 구성해도 무방하다.

상기 절연성 적층물 패턴(47a)은 형성할 셀 커패시터의 틀을 결정짓는 것으로, 높이가 증가할수록 최종 형성되는 커패시터 면적이 증가되어 커패시터의 커패시턴스가 증가된다. 따라서, 상기 적층물 패턴(47a)을 구성하는 상기 제2 절연막 패턴(50a)과 상기 캡핑막 패턴(52a)의 두께를 증가시키면 결국, 상기 적층물 패턴(47a)의 높이가 증가되고 상술한 바와 같이, 커패시터의 커패시턴스가 증가된다. 상기 제2 절연막 패턴(50a)과 상기 캡핑막 패턴(52a)을 합한 두께는 3,000Å∼10,000Å정도가 바람직하다. 이중, 상기 캡핑막 패턴(52a)의 두께는 후속 CMP공정의 과도 연마를 고려하여 500Å∼2,000Å 정도가 바람직하다.

상기 적층물 패턴(47a) 사이에는 상기 도전성 플러그(46)의 전면과 상기 제1 절연막(42)이 노출되어 있다. 상기 도전성 플러그(46)의 전면과 상기 제1 절연막(42)의 노출된 전면에 부착층 패턴(54a)이 형성되어 있고, 상기 부착층 패턴(54a)은 인접한 상기 절연성 적층물 패턴(47a)의 측면, 즉 상기 식각저지막 패턴(48a), 제2 절연막 패턴(50a) 및 상기 캡핑막 패턴(52a)의 측면까지 확장되어 접촉되어 있다. 상기 부착층 패턴(54a)은 단층으로 도시되어 있으나, 복층일 수도 있다. 상기 부착층 패턴(54a)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 질화막(TiSiN), 코발트(Co), 코발트 실리사이드(CoSi2), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 질화막(TaSiN), 탄탈륨 실리사이드(TaSi2)로 이루어진 군중 선택된 적어도 어느 하나로 구성되어 있다.

상기 부착층 패턴(54a)의 바닥면과 측면 전체에 제1 도전막 패턴(56a)이 형성되어 있다. 상기 제1 도전막 패턴(56a)은 커패시터의 하부전극 역할을 한다. 상기 제1 도전막 패턴(56a)은 도핑된 폴리 실리콘, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 스트론튬 루테늄 산화막(CaSrRuO3), 바륨 스트론튬 루테늄 산화막(BaSrRuO3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는 조합막이다. 상기 제1 도전막 패턴(56a)은 상기 절연성 적층물 패턴(47a)사이의 영역을 채우지 않을 정도의 두께를 갖는 것이 바람직하다.

예를 들면, 상기 제1 도전막 패턴(56a)이 백금(Pt)일 때, 그 두께는 적어도 1,000Å이상이며, 최대 두께는 상기 절연성 적층물 패턴(47a) 사이를 채우지 않을정도의 두께이다.

상기 절연성 적층물 패턴(47a)의 상기 캡핑막 패턴(52a)의 상부면, 상기 부착층 패턴(54a)의 상기 절연성 적층물 패턴(47a)의 측면에 접촉되어 있는 부분의 상부면 및 상기 제1 도전막 패턴(56a)의 전면에 유전막(60)이 형성되어 있다. 상기 유전막(60)은 고 유전상수를 갖는 유전막이다. 상기 유전막(60)은 BST(BaSrTiO3), BTO(BaTiO3), STO(SrTiO3), PTO(PbTiO3), PZTO(Pb(Zr, Ti)O3), PLTO((Pb,La)TiO3), KNO3 및 LNO(LiNbO3)로 이루어진 군중 적어도 선택된 어느 하나이다. 상기 유전막(60) 상에 제2 도전막(62)이 형성되어 있다. 상기 제2 도전막(62)은 상기 제1 도전막 패턴(56a)을 구성하는 도전성 물질막들중 선택된 어느 하나인 것이 바람직하나, 상기 제1 도전막 패턴(56a)을 구성하는 도전성 물질막외에 다른 도전성 물질막들중 선택된 어느 하나일 수도 있다.

이하, 상술한 바와 같은 구성요소들로 이루어지는 반도체 장치의 커패시터 제조방법의 일 실시예를 상세하게 설명한다.

도 6을 참조하면, 기판(40), 예컨대 반도체 기판 상에 제1 절연막(42)을 형성한다. 상기 제1 절연막(42)이 형성되기 전에, 상기 기판(40) 상에는 기본적인 반도체 소자, 예컨대 트랜지스터가 형성된다. 상기 제1 절연막(42)은 제1 층간 절연막으로 사용된다. 상기 제1 절연막(42)은 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식, HDP를 이용한 방식 및 스핀 코팅방식으로 이루어진 군중 선택된 어느 한 방식으로 형성한다. 이중에서, 상기 CVD방식, 리플로우 방식, 증착/식각 방식 및 HDP를 이용한 방식중 선택된 어느 한 방식으로 형성되는 상기 제1 절연막(42)은 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막 및 SiOF막으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다. 그리고, 상기 스핀 코팅방식으로 형성되는 상기 제1 절연막(42)은 SOG막, Fox막 및 폴리머막으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다.

사진 식각공정으로 상기 제1 절연막(42)에 상기 기판(40)의 표면이 노출되는 콘택홀(44)을 형성한다. 상기 제1 절연막(42) 상에 상기 콘택홀(44)을 채우는 도전성 물질막(미도시)을 형성한다. 상기 제1 절연막(42)의 표면이 노출될 때 까지 상기 도전성 물질막의 전면을 평탄화한다. 이 결과, 상기 제1 절연막(42) 상에서 상기 도전성 물질막이 제거되고, 상기 콘택홀(44)에 상기 도전성 물질막으로 구성되는 도전성 플러그(46)가 형성된다. 상기 도전성 플러그(46)는 도핑된 폴리 실리콘(poly-Si), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 티타늄질화막(TiSiN)으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다.

상기 제1 절연막(42) 및 상기 도전성 플러그(46)의 전면에 절연성 적층물(47)을 형성한다. 상기 절연성 적층물(47)은 상기 제1 절연막(42) 및 상기 도전성 플러그(46) 전면에 식각저지막(48), 제2 절연막(50) 및 캡핑막(52)을 순차적으로 형성함으로써 형성된다.

여기서, 상기 식각저지막(48)은 SiN막 및 SiON막중 적어도 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 상기 식각저지막(48)은 건식식각공정의 마진을 증가시키는 물질막으로서 100Å∼1,000Å정도의 두께로 형성하는 것이 바람직하다.

상기 제2 절연막(50)은 제2 층간절연막으로 사용된다. 상기 제2 절연막(50)은 상기 제1 절연막(42)을 형성하는 상기 절연성 물질막들중 적어도 선택된 어느 하나로 형성하는 것이 바람직하나, 상기 제1 절연막(42)과 무관한 다른 절연성 물질막으로 형성할 수도 있다.

상기 캡핑막(52)은 SiN막, SiON막 및 폴리머막으로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것이 바람직하다.

상기 제2 절연막(50)과 상기 캡핑막(52)의 높이에 의해, 후속공정에서 형성되는 커패시터의 하부전극의 높이가 결정된다. 커패시터의 전극이 높아진다는 것은 면적의 확장을 의미하므로, 곧 커패시터의 커패시턴스의 증가와 직결된다. 따라서, 상기 제2 절연막(50)과 상기 캡핑막(52)을 가능한 높게 형성하는 것이 바람직하다.

본 발명의 바람직한 실시예에 의하면, 상기 제2 절연막(50)과 상기 캡핑막(52)은 상기 두 막을 합친 두께가 3,000Å∼10,000Å정도가 되도록 형성하는 것이 바람직하다. 이중에서, 상기 캡핑막(52)은 후속 CMP공정의 과도 연마를 고려하여 500Å∼2,000Å 정도의 두께로 형성하는 것이 바람직하다.

상기 절연성 적층물(47) 상에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 도전성 플러그(46) 사이의 상기 제1 절연막(42) 상에 형성된 상기 절연성 적층물의 일부영역을 덮는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 절연성 적층물(47)의 노출된 부분을 역순으로 이방성식각한다. 이후, 상기 감광막 패턴을 제거한다. 이 결과, 도 7에 도시한 바와 같이, 상기 도전성 플러그(46) 사이의 상기 제1 절연막(42) 상에 식각저지막 패턴(48a), 제2 절연막 패턴(50a) 및 캡핑막 패턴(52a)으로 구성되는 절연성 적층물 패턴(47a)이 형성된다.

도 8을 참조하면, 상기 도전성 플러그(46)와 그 둘레의 상기 제1 절연막(42) 및 상기 절연성 적층물 패턴(47a)의 전면에 부착층(54) 및 제1 도전막(56)을 순차적으로 형성한다. 이때, 상기 부착층(54) 및 상기 제1 도전막(56)은 상기 절연성 적층물 패턴(47a) 사이의 공간을 완전히 채울정도로 형성하는 것은 바람직하지 않고, 상기 절연성 적층물 패턴(47a)의 표면을 따라 적층되도록 하여 상기 절연성 적층물 패턴(47a) 사이에 오목한 부분이 형성되도록 적층하는 것이 바람직하다. 상기 부착층(54)은 단층으로 형성하는 것이 바람직하나, 본 발명의 다른 실시예에 따르면 복층으로 형성해도 무방하다. 상기 부착층은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 질화막(TiSiN), 코발트(Co), 코발트 실리사이드(CoSi2), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 질화막(TaSiN) 및 탄탈륨 실리사이드(TaSi2)로 이루어진 군중 적어도 선택된 어느 하나로 형성한다. 상기 제1 도전막(56)은 상기 도전성 플러그(46) 사이의 공간을 채우지 않는 범위내에서 1,000Å이상으로 가능한 두껍게 형성하는 것이 바람직하다. 상기 제1 도전막(56)은 도핑된 폴리 실리콘, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 스트론튬 루테늄 산화막(CaSrRuO3), 바륨 스트론튬 루테늄 산화막(BaSrRuO3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는 조합막으로 형성한다.

계속해서, 상기 제1 도전막(56) 상에 상기 도전성 플러그(46) 사이의 오목한 부분을 채우는 평탄화층(58)을 형성한다. 이때, 상기 평탄화층(58)은 상기 도전성 플러그(46) 사이의 상기 오목한 부분을 겨우 채울정도로 최소량만 형성하는 것이 바람직하다. 상기 평탄화층(58)은 산화막 또는 폴리머막으로 형성한다. 상기 평탄화층(58)으로 사용되는 상기 산화막은 SOG(Spin On Glass)막, BPSG막, PSG막, USG막, PE-TEOS막 및 FOX막으로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것이 바람직하고, 상기 폴리머막은 포토레지스트막으로 형성한다. 상기 평탄화층(58)의 전면을 평탄화한다. 상기 평탄화는 상기 절연성 적층물 패턴(47a)의 표면, 예컨대 상기 캡핑막 패턴(52a)이 노출될 때 실시하는 것이 바람직하다. 상기 평탄화층(58)은 CMP 방식 또는 에치 백방식을 이용하여 평탄화한다. 상기 CMP방식으로 실시되는 평탄화과정에서 알루미나(alumina)연마제와 KOH, Fe(CN)6, KIO3 및 H2O2로 이루어진 군중 선택된 어느 하나 또는 둘 이상으로 조합된 산화제가 사용된다.

상기 평탄화에 의해, 도 9에 도시한 바와 같이, 평평한 면을 갖는 결과물이 형성되고, 상기 도전성 플러그(46) 사이에는 셀 단위로 분리된 오목한 제1 도전막 패턴(56a)과 부착층 패턴(54a)이 형성된다. 또한, 상기 제1 도전막 패턴(56a)의 오목한 부분을 채운 평탄화층 패턴(58a)이 형성된다.

도 10을 참조하면, 상기 제1 도전막 패턴(56a)의 오목한 부분에 형성된 상기 평탄화층 패턴(58a)만 선택적으로 제거된다. 상기 평탄화층 패턴(58a)은 습식식각 또는 에싱방식을 이용하여 선택적으로 제거된다.

구체적으로, 상기 평탄화층(58)이 상기 산화막으로 형성된 경우, 상기 평탄화층 패턴(58a)은 상기 습식식각 방식으로 선택적으로 제거하는 것이 바람직하다. 이때, HF 및 LAL중 적어도 선택된 어느 하나를 식각 에쳔터로 사용한다.

한편, 상기 평탄화층(58)이 포토레지스트막과 같은 폴리머막으로 형성된 경우, 상기 평탄화층 패턴(58a)은 상기 에싱방식으로 제거하는 것이 바람직하다.

상기 절연성 적층물 패턴(47a)의 제일 위에 형성된 상기 캡핑막 패턴(52a)으로 인해, 상기 평탄층 패턴(58a), 예컨대 SOG막 패턴을 스트립하는 과정에서, 상기 제2 절연막 패턴(56a)이 식각되어 구조가 변형되는 것이 방지된다.

도 11을 참조하면, 상기 평탄화층 패턴(58a)이 제거된 결과물 전면에 유전막(60), 제2 도전막(62)을 순차적으로 형성한다. 상기 유전막(60)은 고유전상수를 갖는 유전막이다. 상기 유전막(60)은 BST(BaSrTiO3), BTO(BaTiO3), STO(SrTiO3), PTO(PbTiO3), PZTO(Pb(Zr, Ti)O3), PLTO((Pb,La)TiO3), KNO3 및 LNO(LiNbO3)로 이루어진 군중 적어도 선택된 어느 하나로 형성한다. 상기 제2 도전막(62)은 커패시터의 상부전극으로 사용된다. 상기 제2 도전막(62)은 상기 제1 도전막(56)을 구성하는 도전성 물질막들중 선택된 어느 하나로 형성하는 것이 바람직하나, 이외에 다른 도전성 물질막으로 형성해도 무방하다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 캡핑막 패턴(52a)과 상기 제2 절연막 패턴(50a) 사이에 제3의 물질막을 개재시키도록 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명에 의한 반도체 장치의 커패시터 및 그 제조방법에서는 오목한 형태로 하부전극을 형성한 후, 셀 분리를 위한 평탄화공정시 오목한 부분에 평탄화층을 채운후, 그 전면을 평탄화하여 셀 분리를 실시한다. 이때, 하부전극의 오목한 부분이 평탄화층으로 채워져 있으므로, 평탄화과정에서 발생되는 슬러리(slurry)와 같은 이물질이 상기 하부전극의 오목한 부분에 잔류되는 것을 방지할 수 있다.

Claims (30)

1. 기판;

   상기 기판 상에 형성된 제1 절연막;

   상기 제1 절연막에 형성된 상기 기판을 노출시키는 콘택홀;

   상기 콘택홀에 채워진 도전성 플러그;

   상기 도전성 플러그 사이의 상기 제1 절연막 상에 형성되어 있고 상부에 캡핑막 패턴이 구비되어 있는 절연성 적층물 패턴;

   상기 적층물 패턴 사이의 상기 제1 절연막 및 도전성 플러그의 전면을 덮고 상기 적층물 패턴의 측면을 덮고 있는 부착층 패턴;

   상기 부착층 패턴의 바닥면과 측면 전체를 덮고 있는 제1 도전막 패턴;

   상기 제1 도전막 패턴과 상기 절연성 적층물 및 상기 부착층 패턴으로 이루어진 결과물의 전면에 형성된 유전막; 및

   상기 유전막 상에 형성된 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터.
2. 제 1 항에 있어서, 상기 제1 절연막은 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식, HDP를 이용한 방식 및 스핀 코팅방식으로 이루어진 군중 선택된 어느 한 방식으로 형성된 막인 것을 특징으로 하는 반도체 장치의 커패시터.
3. 제 2 항에 있어서, 상기 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식 및 HDP를 이용한 방식중 선택된 어느 한 방식으로 형성된 제1 절연막은 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막 및 SiOF막으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
4. 제 2 항에 있어서, 상기 스핀 코팅방식으로 형성된 상기 제1 절연막은 SOG막, Fox막 및 폴리머(polymer)막으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
5. 제 1 항에 있어서, 상기 도전성 플러그는 도핑된 폴리 실리콘(poly-Si), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 티타늄질화막(TiSiN)으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
6. 제 1 항에 있어서, 상기 절연성 적층물 패턴은 순차적으로 형성된 식각저지막 패턴, 제2 절연막 패턴 및 캡핑막 패턴으로 구성된 것을 특징으로 하는 반도체 장치의 커패시터.
7. 제 6 항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막을 구성하는 절연성 물질막과 동일한 물질막으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
8. 제 6 항에 있어서, 상기 식각저지막 패턴은 SiN패턴 및 SiON패턴중 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
9. 제 6 항에 있어서, 상기 캡핑막 패턴은 SiN 패턴, SiON 패턴 및 폴리머 패턴으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
10. 제 1 항에 있어서, 상기 부착층 패턴은 단층 또는 복층으로, 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 질화막(TiSiN), 코발트(Co), 코발트 실리사이드(CoSi2), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 질화막(TaSiN), 탄탈륨 실리사이드(TaSi2)로 이루어진 군중 선택된 적어도 어느 하나로 구성된 것을 특징으로 하는 반도체 장치의 커패시터.
11. 제 1 항에 있어서, 상기 유전막은 BST(BaSrTiO3), BTO(BaTiO3), STO(SrTiO3), PTO(PbTiO3), PZTO(Pb(Zr, Ti)O3), PLTO((Pb,La)TiO3), KNO3 및 LNO(LiNbO3)로 이루어진 군중 적어도 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
12. 제 1 항에 있어서, 상기 제1 도전막 패턴 및 제2 도전막은 각각 도핑된 폴리 실리콘, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 스트론튬 루테늄 산화막(CaSrRuO3), 바륨 스트론튬 루테늄 산화막(BaSrRuO3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는 조합막인 것을 특징으로 하는 반도체 장치의 커패시터.
13. (A) 기판 상에 제1 절연막을 형성하는 단계;

    (B) 상기 제1 절연막에 상기 기판이 노출되는 콘택홀을 형성하는 단계;

    (C) 상기 콘택홀에 도전성 플러그를 채우는 단계;

    (D) 상기 도전성 플러그 사이의 상기 제1 절연막 상에 절연성 적층물 패턴을 형성하는 단계;

    (E) 상기 절연성 적층물 패턴 사이의 상기 제1 절연막 및 도전성 플러그 상에 상기 적층물 패턴의 측면과 접촉되는 부착층 패턴, 상기 부착층 패턴의 바닥 및 측면의 전면에 접촉되어 있는 제1 도전막 패턴 및 상기 적층물 패턴 사이의 상기 제1 도전막 패턴 사이를 채운 평탄화층 패턴을 형성하는 단계;

    (F) 상기 평탄화층 패턴을 제거하는 단계; 및

    (G) 상기 평탄화층 패턴이 제거된 결과물 전면에 유전막 및 제2 도전막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
14. 제 13 항에 있어서, 상기 (D) 단계는,

    (D1) 상기 제1 절연막 및 상기 도전성 플러그 전면에 식각저지막, 제2 절연막 및 캡핑막으로 이루어지는 적층물을 순차적으로 형성하는 단계;

    (D2) 상기 캡핑막의 전면에 감광막을 도포하는 단계;

    (D3) 상기 감광막을 패터닝하여 상기 도전성 플러그 사이의 상기 캡핑층의 일부를 덮는 감광막 패턴을 형성하는 단계;

    (D4) 상기 감광막 패턴을 식각마스크로 하여 상기 적층물을 역순으로 식각하는 단계; 및

    (D5) 상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
15. 제 14 항에 있어서, 상기 제1 및 제2 절연막은 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식, HDP를 이용한 방식 및 스핀 코팅방식으로 이루어진 군중 선택된 어느 한 방식으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
16. 제 15 항에 있어서, 상기 제1 및 제2 절연막은 상기 CVD방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식 및 HDP를 이용한 방식중 선택된 어느 한 방식으로 형성되는 SiO2막, USG막, BPSG막, PSG막, SiN막, SiON막 및 SiOF막으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
17. 제 15 항에 있어서, 상기 제1 및 제2 절연막은 상기 스핀 코팅방식으로 형성되는 SOG막, Fox막 및 폴리머(polymer)막으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
18. 제 13 항에 있어서, 상기 도전성 플러그는 도핑된 폴리 실리콘(poly-Si), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 티타늄질화막(TiSiN)으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
19. 제 14 항에 있어서, 상기 식각저지막은 SiN막 및 SiON막중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
20. 제 14 항에 있어서, 상기 캡핑막은 SiN막, SiON막 및 폴리머막으로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
21. 제 13 항에 있어서, 상기 (E) 단계는,

    (E1) 상기 절연성 적층물 패턴의 전면과 그 사이의 상기 도전성 플러그 및 제1 절연막 전면에 부착층 및 제1 도전막을 순차적으로 형성하는 단계;

    (E2) 상기 적층물 패턴 사이의 상기 제1 도전막 사이를 채우는 평탄화층을 상기 제1 도전막 전면에 형성하는 단계; 및

    (E3) 상기 적층물 패턴이 노출될 때 까지 상기 평탄화층의 전면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
22. 제 21 항에 있어서, 상기 부착층은 단층 또는 복층으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
23. 제 21 항에 있어서, 상기 부착층은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 질화막(TiSiN), 코발트(Co), 코발트 실리사이드(CoSi2), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 질화막(TaSiN) 및 탄탈륨 실리사이드(TaSi2)로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
24. 제 21 항에 있어서, 상기 평탄화층은 산화막 또는 폴리머로 형성하되, 상기 산화막은 SOG(Spin On Glass)막, BPSG막, PSG막, USG막, PE-TEOS막 및 FOX막으로 이루어진 군중 적어도 선택된 어느 하나이고, 상기 폴리머는 포토레지스트막인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
25. 제 21 항에 있어서, 상기 평탄화층은 CMP 방식 또는 에치 백방식을 이용하여 평탄화하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
26. 제 25 항에 있어서, 상기 CMP방식에서 알루미나(alumina)연마제와 KOH, Fe(CN)6, KIO3 및 H2O2로 이루어진 군중 선택된 어느 하나 또는 둘 이상으로 조합된 산화제가 사용되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
27. 제 13 항에 있어서, 상기 평탄화층 패턴은 습식식각 또는 에싱으로 제거하는 것을 특징으로 하는 반도체 장치의 커패시터.
28. 제 27 항에 있어서, 상기 평탄화층 패턴의 습식식각에 HF 및 LAL중 적어도 선택된 어느 하나를 식각 에쳔터로 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
29. 제 13 항에 있어서, 상기 유전막은 BST(BaSrTiO3), BTO(BaTiO3), STO(SrTiO3), PTO(PbTiO3), PZTO(Pb(Zr, Ti)O3), PLTO((Pb,La)TiO3), KNO3 및 LNO(LiNbO3)로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
30. 제 13 항에 있어서, 상기 제1 및 제2 도전막은 각각 도핑된 폴리 실리콘, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 스트론튬 루테늄 산화막(CaSrRuO3), 바륨 스트론튬 루테늄 산화막(BaSrRuO3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는 조합막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.