KR100356135B1

KR100356135B1 - 반도체 장치의 제조방법

Info

Publication number: KR100356135B1
Application number: KR1019990055681A
Authority: KR
Inventors: 김재갑
Original assignee: 동부전자 주식회사
Priority date: 1999-12-08
Filing date: 1999-12-08
Publication date: 2002-10-19
Also published as: JP2001196565A; KR20010054734A; US6448134B2; US20010003665A1

Abstract

본 발명은 캐패시터를 형성하는 과정에서 논리회로 영역 내에 더미용 플레이트 전극과 전하보존 전극을 형성하여 캐패시터에 의해 형성되는 상호간의 단차를 해소하므로써, 상호연결배선에 대한 미세화가 가능한 반도체 장치의 제조방법에 관한 것으로, 이를 위하여 본 발명은, 메모리 영역의 적층형 캐패시터를 형성할 때 적층형 캐패시터와 동일한 높이를 갖는 더미용 전하보존 전극을 논리회로 영역의 상부에 형성하므로써, 캐패시터에 의해 메모리 셀 영역과 논리회로 영역 사이에 발생되는 단차를 제거함으로써, 상호 연결 배선의 미세화를 달성할 수 있는 효과가 있다.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}

본 발명은 적층형 캐패시터 구조를 갖는 반도체 메모리 장치의 제조방법에 관한 것으로서, 더욱 상세하게는, 캐패시터를 형성하는 과정에서 더미용 플레이트 전극과 전하보존 전극을 메모리 셀 이외의 영역에 형성하여 캐패시터에 의해 발생되는 단차를 제어함으로써, 캐패시터 이후에 형성되는 상호연결배선의 미세화가 가능한 반도체 장치의 제조방법에 관한 것이다.

잘 알려진 바와 같이, 최근 반도체 장치의 고집적화 추세에 따라서 셀의 크기가 감소되고 있는 바, 반도체 장치에 구비되는 캐패시터의 경우 축소된 크기 내에서 일정 용량(capacitance)을 확보하기 위해 그 적층 높이가 높아지고 있으며, 또한 반도체 장치의 고기능화로 메모리 셀 영역 주변의 논리회로에 대한 고집적화 및 이러한 논리회로에서의 상호연결배선에 대한 미세화가 요구되고 있는 실정이다.

따라서, 이러한 반도체 장치의 고집적화와 고기능화를 달성하기 위한 캐패시터의 적층 높이가 높아져 도 1에 도시된 바와 같이, 캐패시터가 형성된 메모리 셀 영역(B)과 그 주변의 논리회로 영역(A)과의 단차가 심화되고 있으며, 그로 인해 캐패시터 이 후의 상호연결배선을 미세화 하는데 어려움이 있고, 또한 논리회로 영역(A)에서 상호연결배선을 형성하는데 많은 어려움이 있다.

즉, 도 1은 종래 기술에 의해서 제조된 적층형 캐패시터를 구비한 반도체 장치의 단면을 도시한 단면도로서, 동도면에 도시된 바와 같이 메모리 셀 영역(B)의 적층 캐패시터에 의해 메모리 셀 영역(B)과 논리회로 영역(A)과의 단차가 발생되어 후속 공정에서의 금속배선 형성시 사진현상 공정(photolithography)에 의한 패터닝을 수행할 때 노출광의 초점심도가 상호간에 일치하지 않게 되고, 그 결과 논리회로 영역(A) 또는 메모리 셀 영역(B)에서의 패턴 형성이 정확히 이루어지지 않게 됨으로써, 금속배선의 미세화를 구현하는데 많은 어려움이 있다.

본 발명은 상술한 문제점을 해소하기 위해서 안출한 것으로서, 캐패시터를 형성하는 과정에서 논리회로 영역 내에 더미용 플레이트 전극과 전하보존 전극을 형성하여 캐패시터에 의해 형성되는 상호간의 단차를 해소하므로써, 상호연결배선에 대한 미세화가 가능한 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 다수의 적층형 캐패시터를 구비하는 메모리 영역 및 논리회로 영역이 형성되는 반도체 장치의 제조방법에 있어서, 반도체 기판상에 게이트 전극과 소스 전극 및 드레인 전극을 형성하고, 상기 각각의 전극이 형성된 전체 구조물 상부에 제 1 층간절연막을 형성하여 평탄화하는 제 1 단계; 상기 메모리 셀 영역의 상기 소스 전극에 전기적으로 접속되는 비트선을 형성하고 상기 논리회로 영역의 상기 소스/드레인 전극과 게이트 전극에 연결되는 제 1 상호연결배선을 형성한 다음, 상기 전체 구조물 상부에 제 2 층간절연막을 형성하여 평탄화하는 제 2 단계; 상기 논리회로 영역의 상기 제 1 상호연결배선 상에 콘택홀을 형성하고 상기 전체 구조물 상부에 전도물질을 형성하여 평탄화한 후, 상기 전도물질을 에치백하여 상기 제 1 상호연결배선과 연결되는 콘택플러그를 형성하는 제 3 단계; 상기 전체구조물 상부에 식각방지막을 형성하고 상기 드레인 전극에 전기적으로 접속할 수 있는 콘택홀을 형성하여 상기 전체구조물 상부에 전하보존 전극용 전도물질을 형성하는 제 4 단계; 전하보존 마스크를 사용하여 상기 전하보존 전극용 전도물질에 대한 전하보존 전극과 상기 더미용 전하보존 전극을 패터닝하여 형성하고, 상기 전체구조물의 상부에 캐패시터 유전체막을 형성하고 플레이트 전극용 전도물질을 형성하는 제 5 단계; 플레이트 전극용 마스크를 이용하여 상기 플레이트 전극용 전도물질에 대한 플레이트 전극과 더미용 플레이트 전극을 형성하고 상기 전체구조물 상부에 제 3 층간절연막을 형성하여 평탄화하는 제 6 단계; 상기 제 1 상호연결배선 상에 형성된 상기 콘택플러그에 접속되는 제 2 상호연결배선을 형성하는 제 7 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

도 1은 종래 기술에 의해서 제조된 적층형 캐패시터를 구비한 반도체 장치의 단면을 도시한 단면도,

도 2a 내지 도 2h는 본 발명의 바람직한 일 실시예에 따라서 적층형 캐패시터를 구비한 반도체 장치를 제조하는 방법을 순차 도시한 단면 공정도.

<도면의 주요부분에 대한 부호의 설명>

A : 논리회로 영역 B : 메모리 셀 영역

10 : 제 1 도전형 웰 20 : 제 2 도전형 웰

30 : 소자 분리 절연막 40 : 확산 영역

40a : 소스 전극 40b : 드레인 전극

50 : 게이트 산화막 60 : 게이트 전극

70 : 제 1 중간 절연막 75 : 제 2 중간 절연막

100 : 반도체 기판 110 : 제 1 식각방지막

120 : 제 2 식각방지막 130 : 제 3 식각방지막

210 : 제 1 층간 절연막 220 : 제 2 층간 절연막

230 : 제 3 층간 절연막 240 : 제 4 층간절연막

310 : 제 1 콘택플러그 310a : 제 2 콘택플러그

410a : 제 1 상호연결배선 410b : 비트선

420a : 전하보존 전극 420b : 더미용 전하보존 전극

425 : 캐패시터 유전체막 427 : 플레이트 전극용 전도층

430a : 제 2 상호연결배선 510 : 더미용 플레이트 전극

이하, 첨부된 도 2a 내지 도 2h를 참조하여, 본 발명의 바람직한 실시예에따른 반도체 장치의 제조방법에 대해 상세히 설명하면 다음과 같다.

먼저, 본 발명의 핵심 기술 사상은, 캐패시터의 적층 높이가 증가함에 따라서 심화되는 메모리 셀 영역과 논리회로 영역간의 단차를 감소시키기 위해서, 메모리 셀 영역의 캐패시터를 형성할 때, 논리회로 영역 내에 더미용 플레이트 전극과 전하보존 전극을 형성하여 캐패시터에 의해 형성되는 상호간의 단차를 해소하므로써, 상호연결배선에 대한 미세화가 가능하도록 하는 것이다.

또한, 본 발명에 대한 이해를 돕기 위해서, 동일 기능을 수행하는 각 층에 대해서는 각 도에서 동일한 참조 번호를 부여하며, 각 층들의 형성 기법 및 패터닝 기법은 통상적인 반도체 제조 공정을 적용하여 용이하게 수행할 수 있으므로 이에 대한 세부 설명은 생략하기로 한다.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따라서 적층형 캐패시터를 구비한 반도체 장치를 제조하는 방법을 도시한 순차 단면 공정도이다.

먼저, 도 2a를 참조하면, 반도체 기판(100) 상의 논리회로 영역(A)에 소정 논리회로가 형성되고, 메모리 셀 영역(B)에는 후속 공정에 의해서 형성될 캐패시터를 구동하기 위한 다수의 트랜지스터(transistor)가 형성된 전체 구조체의 상부에 질화물 등을 적층해서 제 1 식각방지막(110)을 형성하고, 그 제 1 식각방지막(110)의 상부에 산화물 등을 적층한 후, CMP(chemical mechanical polishing) 기법 등을 이용해서 평탄화함으로써, 제 1 층간절연막(210)을 형성한다. 이때, 참조 번호 10은 제 1 도전형 웰(예를 들어, n형), 참조번호 20은 제 2 도전형 웰(예를 들어, p형), 참조번호 30은 소자 분리 절연막, 참조번호 40은 소스 전극(40a) 또는 드레인전극(40b)으로 사용되는 확산 영역, 참조번호 50은 게이트 산화막, 참조번호 60은 게이트 전극이고, 참조번호 70은 제 1 중간 절연막이다.

계속해서, 도 2b를 참조하면, 메모리 셀 영역(B)의 제 1 층간절연막(210) 및 제 1 식각방지막(110)의 일부를 제거하여, 메모리 셀 영역(B)내의 드레인 전극(40b)이 노출되는 콘택홀(contact hole)을 형성한 다음, 그 제 1 콘택홀 내에 도전 재료(예를 들어, 폴리 실리콘)를 충진한 후, 제 1 층간절연막(210)의 상부에 잔류하는 도전 재료를 에치백(etch back) 공정으로 제거하여 제 1 콘택플러그(310)를 형성한다. 이때, 메모리 셀(B) 영역의 드레인 전극(40b)에 형성된 콘택플러그(310)는 후속하는 공정에서 전하보존 전극과 전기적으로 접속된다. 그리고, 메모리 셀 영역(B)내의 드레인 전극(40b)이 노출될 때 소스 전극(40a)도 노출하여 소스 전극(40a)에도 콘택플러그를 형성함으로써, 차후 비트선 콘택을 콘택플러그에 형성할 수도 있다. 계속해서, 상술한 바와 같은 콘택플러그(310)가 형성된 구조체의 상부 전면에 산화물 등을 적층해서 제 2 층간절연막(220)을 형성한다.

도 2c를 참조하면, 제 2 층간절연막(220), 제 1 층간절연막(210) 및 제 1 식각방지막(110)의 일부를 순차적으로 제거하여, 후속 공정에 의해서 비트선(bit line)이 연결될 메모리 셀 영역(B)내의 소스 전극(40a) 그리고 제 1 상호 연결 배선이 연결될 논리회로 영역(A) 내의 활성 영역(40) 및 게이트 전극(60)의 표면이 노출되는 제 2 컨택홀을 형성한다. 이 공정 단계에서 제 2b도에서 콘택플러그가 소스 전극에도 형성된 경우 비트선을 위한 제 2 콘택홀은 콘택플러그 상에 형성된다.

그리고, 그 제 2 콘택홀의 내부 및 제 2 층간절연막(220)의 상부에 도전 재료를 적층해서 제 1 전도층(410)을 형성한 다음, 그 제 1 전도층(410)의 상부 전면에 절연 재료를 적층해서 제 2 중간 절연막(75)을 형성한다. 이때, 제 1 전도층(410)은 후속하는 공정에서 패터닝되어, 논리회로 영역(A)에서는 상호 연결 배선으로 사용되고, 메모리 셀 영역(B) 내에서는 비트선으로 사용된다.

도 2d를 참조하면, 제 2 중간 절연막(75), 제 1 전도층(410) 및 그 하부의 제 2 층간절연막(220)을 패터닝해서, 제 1 상호 연결 배선(410a) 및 비트선(410b)을 형성한다. 이때, 제 2 층간절연막(220)의 패터닝에 의해서 제 1 콘택플러그(310)의 표면이 노출되거나 제 2 층간 절연막(220)의 일부가 얇게 남도록 한다.

그 다음, 제 1 콘택플러그(310)의 표면이 노출된 구조체의 상부 전면에 질화막 등을 적층해서 제 2 식각방지막(120)을 형성한 후, 그 제 2 식각방지막(120)의 상부 전면에 산화막 등을 적층한 후, CMP 기법등을 이용해서 평탄화함으로써, 제 3 층간절연막(230)을 형성한다.

계속해서, 도 2e를 참조하면, 논리회로 영역(A)의 제 1 상호연결배선(410a)상에 콘택홀을 형성하고, 전체구조물의 상부에 전도물질을 일정 두께로 형성하여 평탄화한 다음, 이 전도물질을 에치백하여 제 1 상호연결배선(410a)에 연결되는 제 2 콘택플러그(310a)를 형성하고 다시 전체구조물 상부에 제 3 식각방지막(130)을 형성한다. 여기서, 상술한 전도물질은 Ti/TiN/W(Titanium/Titanium Nitride/Tungsten) 적층구조를 사용하는 것이 바람직하며, 이 전도물질을 에치백할 때 식각 가스에 의해 식각할 수도 있고 CMP 공정을 이용할 수도 있다. 그리고, 상술한 제 3 식각방지막(130)은 이후 캐패시터 형성 공정시 전도층 식각에 대한 제 2 콘택 플러그의 손상을 방지한다.

도 2f는 캐패시터가 연결되는 드레인 전극(40b)에 형성되어 있는 제 1 콘택플러그(310)에 콘택을 형성하되, 이 콘택 형성시 콘택 마스크를 식각장벽으로하여 제 3 식각방지막(130)을 식각하고 콘택 마스크와 제 2 식각방지막(120)을 식각장벽으로하여 제 3 층간절연막(230)을 식각한 후 제 2 식각 방지막(120)을 식각한 다음, 전체구조물 상부에 전하보존 전극용 물질을 형성한다.

그리고, 전하보존 전극 마스크를 사용하여 전하보존 전극(420a) 및 더미용 전하보존 전극(420b)을 패터닝하되, 이 전하보존 전극(420a)은 메모리 셀 영역(B)에서의 각 메모리 셀에 하나씩 분리하여 형성하고 더미용 전하보존 전극(420b)은 논리회로 영역(A)의 일정 영역에 형성한다. 그 다음, 캐패시터 유전체막(425)을 형성하고 플레이트 전극용 전도층(427)을 형성한 상태에서의 반도체 구조물에 대한 단면을 도시한다.

여기서, 전하보존 전극(420a)과 플레이트 전극용 전도층(427)으로는 실리콘막을 사용할 수 있으며, 상술한 캐패시터 유전체막(425)을 형성하기 전에 전하보존 전극(420a)의 표면을 HSG(Hemi Spherical Grain)로 형성할 수 있다.

한편, 캐패시터 유전체막(425)으로 강유전체를 사용하는 경우는 전하보존 전극(420a)과 플레이트 전극용 전도층(427)을 Pt(platinum) 등으로 형성할 수도 있다.

도 2g는 플레이트 전극 마스크를 사용하여 플레이트 전극용 전도층(427)과더미용 플레이트 전극(510)을 패터닝하되, 플레이트 전극용 전도층(427)은 메모리 셀 영역에 걸쳐 형성하고 더미용 플레이트 전극(510)은 논리회로 영역(A)의 제 2 콘택플러그(310a)가 형성되어 있는 영역에서 일정크기로 확장된 부분을 제외하여 형성하며 플레이트 전극용 전도층 식각시 하부의 유전체막(425)과 전하보존 전극용 전도층을 식각한 다음, 전체구조물의 상부에 제 4 층간절연막(240)을 평탄화한 상태에서의 반도체 구조물에 대한 단면을 도시한다.

여기서, 제 4 층간절연막(240)으로 산화막을 사용할 수 있으며, 상기 제 4 층간절연막(240)을 평탄화하기 위해 절연막을 소정 두께로 증착한 후 CMP 공정을 사용한다.

마지막으로, 도 2h는 제 1 상호연결배선(410a) 상에 형성되어 있는 제 2 콘택플러그(310a)에 콘택을 형성하되, 이 콘택을 형성시 콘택 마스크와 제 3 식각방지막(130)을 식각장벽으로하여 제 4 층간절연막(240)을 식각한 후 다시 제 3 식각방지막(130)을 식각한 다음, 제 2 상호연결배선(430a)을 형성한 상태에서의 반도체 구조물에 대한 단면을 도시한다.

한편, 동도면에서는 제 2 상호연결배선(430a) 형성시 전도물질을 증착한 후, 제 2 연결배선 마스크를 이용하여 식각한 상태를 도시하였으나, 이와는 달리 제 4 층간절연막(240)을 제 2 상호연결배선(430a)의 두께만큼 더 두껍게 형성하여 콘택을 형성하고, 제 2 상호연결배선(430a)으로 예정된 영역의 제 4 층간절연막(240)을 일정 깊이 만큼 식각하여 홈을 형성한 다음, 전도물질을 콘택 홈을 매립하도록 증착 및 에치백하여 제 2 상호연결배선(430a)을 형성할 수도 있다.

이상 설명한 바와 같이 본 발명에 따르면, 캐패시터를 형성하는 과정에서 논리회로 영역 내에 전하보존 전극과 플레이트 전극을 형성하여 캐패시터에 의해 메모리 셀 영역과 논리회로 영역 사이에 발생되는 단차를 제거함으로써, 상호 연결 배선의 미세화를 달성할 수 있는 효과가 있다.

Claims

삭제
반도체 기판 상에 다수의 적층형 캐패시터를 구비하는 메모리 영역 및 논리회로 영역이 형성되는 반도체 장치의 제조방법에 있어서,

상기 반도체 기판상에 게이트 전극과 소스 전극 및 드레인 전극을 형성하고, 상기 각각의 전극이 형성된 전체구조물 상부에 제 1 층간절연막을 형성하여 평탄화하는 제 1 단계;

상기 메모리 셀 영역의 상기 소스 전극에 전기적으로 접속되는 비트선을 형성하고 상기 논리회로 영역의 상기 소스/드레인 전극과 게이트 전극에 연결되는 제 1 상호연결배선을 형성한 다음, 상기 전체구조물 상부에 제 2 층간절연막을 형성하여 평탄화하는 제 2 단계;

상기 논리회로 영역의 상기 제 1 상호연결배선 상에 콘택홀을 형성하고 상기 전체구조물 상부에 전도물질을 형성하여 평탄화한 후, 상기 전도물질을 에치백하여 상기 제 1 상호연결배선과 연결되는 콘택플러그를 형성하는 제 3 단계;

상기 전체구조물 상부에 식각방지막을 형성하고 상기 드레인 전극에 전기적으로 접속할 수 있는 콘택홀을 형성하여 상기 전체구조물 상부에 전하보존 전극용 전도물질을 형성하는 제 4 단계;

전하보존 마스크를 사용하여 상기 전하보존 전극용 전도물질에 대한 전하보존 전극과 상기 더미용 전하보존 전극을 패터닝하여 형성하고, 상기 전체구조물의 상부에 캐패시터 유전체막을 형성하고 플레이트 전극용 전도물질을 형성하는 제 5 단계;

플레이트 전극용 마스크를 이용하여 상기 플레이트 전극용 전도물질에 대한 플레이트 전극과 더미용 플레이트 전극을 형성하고 상기 전체구조물 상부에 제 3 층간절연막을 형성하여 평탄화하는 제 6 단계;

상기 제 1 상호연결배선 상에 형성된 상기 콘택플러그에 접속되는 제 2 상호연결배선을 형성하는 제 7 단계를 포함하는 반도체 장치의 제조방법.
제 2 항에 있어서, 상기 제 5 단계에서,

상기 전하보존 전극은 상기 메모리 셀 영역의 각 메모리 셀에 하나씩 분리되어 형성하여, 상기 더미용 전하보존 전극은 상기 논리회로 영역의 소정 영역에 걸쳐 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항에 있어서, 상기 제 6 단계에서,

상기 플레이트 전극은 상기 메모리 셀 영역에 걸쳐 형성하고, 상기 더미용 플레이트 전극은 상기 논리회로 영역 내의 제 1 상호연결배선 상에 형성된 콘택플러그가 형성되어 있는 영역에 소정 크기로 확산된 부분을 제외하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항에 있어서, 상기 반도체 장치의 제조방법은,

상기 캐패시터가 연결되는 상기 드레인 전극을 전기적으로 접속하기 위해서,

상기 게이트 전극과 상기 소스/드레인 전극을 형성하되, 상기 게이트 전극의 상부에 상기 제 1 중간 절연막을 형성하고, 상기 전체구조물 상부에 상기 제 1 식각방지막을 형성한 다음, 상기 1 층간절연막을 형성하여 평탄화하는 제 1 과정;

상기 메모리 셀 영역의 상기 캐패시터가 연결되는 상기 드레인 전극에 콘택홀을 형성하고 상기 콘택플러그를 형성하되, 상기 콘택홀 형성시 콘택 마스크와 상기 제 1 식각방지막을 식각장벽으로하여 상기 제 1 층간절연막을 식각한 후 다시 상기 제 1 식각방지막을 일부분 식각하며, 상기 콘택플러그는 전도물질을 증착하여 상기 콘택홀을 매립한 후 에치백하여 형성하는 제 2 과정;

상기 전체구조물 상부에 상기 제 2 층간절연막을 형성하고 상기 소스 전극에 전기적으로 접속되는 콘택홀을 형성한 다음, 상기 전체구조물 상부에 상기 전도물질과 제 2 중간절연막을 형성하는 제 3 과정;

사진식각 공정을 이용하여 상기 비트선을 형성하되, 상기 식각 공정시 상기 제 2 중간 절연막과 상기 전도물질을 식각한 다음, 하부의 상기 제 2 층간절연막을 식각하여 상기 드레인 전극에 접속된 상기 콘택플러그가 노출되도록 형성하고, 상기 전체구조물의 상부에 제 2 식각방지막을 형성한 다음, 제 3 층간절연막을 형성하여 평탄화하는 제 4 과정;

상기 콘택플러그에 콘택홀을 형성하되, 상기 콘택홀 형성시 상기 콘택마스크와 상기 제 2 식각방지막을 식각장벽으로하여 제 3 층간절연막을 식각한 후, 상기 제 2 식각방지막을 식각하는 제 5 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항 또는 제 5 항에 있어서, 상기 각각의 층간절연막은 산화막으로 형성되며, 상기 각각의 식각방지막은 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항 또는 제 5 항에 있어서, 상기 각각의 층간절연막은 산화막으로 형성되며, 상기 각각의 식각방지막은 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항에 있어서, 상기 반도체 제조방법은,

상기 비트선이 연결되는 상기 소스 전극에 상기 비트선을 전기적으로 접속하기 위해서,

상기 게이트 전극과 상기 소스/드레인 전극을 형성하되, 상기 게이트 전극의 상부에 상기 제 1 중간 절연막을 형성하고, 상기 전체구조물 상부에 상기 제 1 식각방지막을 형성한 다음, 상기 1 층간절연막을 형성하여 평탄화하는 제 1 과정;

상기 메모리 셀 영역의 상기 캐패시터가 연결되는 상기 드레인 전극에 콘택홀을 형성하고 상기 콘택플러그를 형성하되, 상기 콘택홀 형성시 콘택 마스크와 상기 제 1 식각방지막을 식각장벽으로하여 상기 제 1 층간절연막을 식각한 후 다시 상기 제 1 식각방지막을 일부분 식각하며, 상기 콘택플러그는 전도물질을 증착하여 상기 콘택홀을 매립한 후 에치백하여 형성하는 제 2 과정;

상기 전체구조물 상부에 상기 제 2 층간절연막을 형성하고 상기 비트선이 연결되는 상기 소스 전극에 콘택홀을 형성하되, 상기 콘택홀을 형성시 콘택마스크와 상기 제 1 식각방지막을 식각장벽으로하여 상기 제 1 및 상기 제 2 층간절연막을 식각한 다음, 상기 제 1 식각방지막을 식각하는 제 3 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제 2 항에 있어서, 상기 반도체 제조방법은,

상기 비트선이 연결되는 상기 소스 전극에 상기 비트선을 전기적으로 접속하기 위해서,

상기 게이트 전극과 상기 소스/드레인 전극을 형성하되, 상기 게이트 전극의 상부에 상기 제 1 중간 절연막을 형성하고, 상기 전체구조물 상부에 상기 제 1 식각방지막을 형성한 다음, 상기 1 층간절연막을 형성하여 평탄화하는 제 1 과정;

상기 메모리 셀 영역의 상기 캐패시터가 연결되는 상기 드레인 전극과 상기 비트선이 연결되는 상기 소스 전극에 콘택홀을 형성하고 상기 콘택홀을 매립하여 상기 콘택플러그를 형성하는 제 2 과정;

상기 전체구조물 상부에 상기 제 2 층간절연막을 형성하고 상기 비트선이 연결되는 상기 소스 전극상에 형성된 상기 콘택플러그에 콘택홀을 형성하는 제 3 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.