JPH10150163A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10150163A JPH10150163A JP8308079A JP30807996A JPH10150163A JP H10150163 A JPH10150163 A JP H10150163A JP 8308079 A JP8308079 A JP 8308079A JP 30807996 A JP30807996 A JP 30807996A JP H10150163 A JPH10150163 A JP H10150163A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】露光時の定常波によるレジストパターン転写精
度低下防止するためのダミーセルパターン部を備える半
導体記憶装置において、メモリセルアレイ部とその周辺
のセル駆動回路部とを含む領域の面積を縮小する。 【解決手段】情報を記憶させるためのメモリセルパター
ン部２の周辺に、メモリセルパターン部２におけるフォ
トレジストパターン形成の際の転写精度を保証するため
のダミーセルパターン部１を配置し、ダミーセルパター
ン部１の周辺にメモリセルパターン部２を駆動するため
の駆動回路部４を設け、ダミーセルパターン部１内に配
置されたトランジスタに、駆動回路部４を構成するトラ
ンジスタとして、電気的動作を行わしめる。
度低下防止するためのダミーセルパターン部を備える半
導体記憶装置において、メモリセルアレイ部とその周辺
のセル駆動回路部とを含む領域の面積を縮小する。 【解決手段】情報を記憶させるためのメモリセルパター
ン部２の周辺に、メモリセルパターン部２におけるフォ
トレジストパターン形成の際の転写精度を保証するため
のダミーセルパターン部１を配置し、ダミーセルパター
ン部１の周辺にメモリセルパターン部２を駆動するため
の駆動回路部４を設け、ダミーセルパターン部１内に配
置されたトランジスタに、駆動回路部４を構成するトラ
ンジスタとして、電気的動作を行わしめる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセルパターンの他にダミーセルパタ
ーンを有する半導体記憶装置に関する。
関し、特に、メモリセルパターンの他にダミーセルパタ
ーンを有する半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置におけるメモリ
セルアレイ部（以後、セルアレイ部と記す）及びその周
辺部の一般的な構成について、以下に述べる。半導体記
憶装置のこの部分は、通常、情報を記憶するメモリセル
を行・列に配列したセルアレイ部と、センスアンプやサ
ブワードデコーダ及びそれらセンスアンプやデコーダを
駆動するための回路などからなるセル駆動回路部とを含
む基本となるパターンが複数個集まって構成されてい
る。
セルアレイ部（以後、セルアレイ部と記す）及びその周
辺部の一般的な構成について、以下に述べる。半導体記
憶装置のこの部分は、通常、情報を記憶するメモリセル
を行・列に配列したセルアレイ部と、センスアンプやサ
ブワードデコーダ及びそれらセンスアンプやデコーダを
駆動するための回路などからなるセル駆動回路部とを含
む基本となるパターンが複数個集まって構成されてい
る。
【０００３】セルアレイ部は、実際に記憶素子として作
用する多数のメモリセルをマトリックス状に配列したメ
モリセルパターン部と、実際の記憶動作には関係のない
ダミーセルからなるダミーセルパターン部とから構成さ
れる。メモリセルパターン部の領域では、ワード線とデ
ジット線の各交点に設けられたスイッチングトランジス
タと記憶用の容量とで構成されるメモリセルが、縦・横
にマトリクス状に配置されている。ダミーセルパターン
部は、メモリセルパターン部の外側を取り囲むように配
置されている。
用する多数のメモリセルをマトリックス状に配列したメ
モリセルパターン部と、実際の記憶動作には関係のない
ダミーセルからなるダミーセルパターン部とから構成さ
れる。メモリセルパターン部の領域では、ワード線とデ
ジット線の各交点に設けられたスイッチングトランジス
タと記憶用の容量とで構成されるメモリセルが、縦・横
にマトリクス状に配置されている。ダミーセルパターン
部は、メモリセルパターン部の外側を取り囲むように配
置されている。
【０００４】ダミーセルパターン部の外側には、更に、
所望のワード線を選択するためのサブワードデコーダ
と、デジット線に読み出されたデータを増幅するための
センスアンプとが設けられており、サブワードデコーダ
とセンスアンプの交差する部分に、サブワードデコーダ
及びセンスアンプを駆動するための回路（以下、駆動回
路と記す）が設けられている。このサブワードデコーダ
と、センスアンプと、駆動回路とによって構成される領
域は、セル駆動回路部と称される。
所望のワード線を選択するためのサブワードデコーダ
と、デジット線に読み出されたデータを増幅するための
センスアンプとが設けられており、サブワードデコーダ
とセンスアンプの交差する部分に、サブワードデコーダ
及びセンスアンプを駆動するための回路（以下、駆動回
路と記す）が設けられている。このサブワードデコーダ
と、センスアンプと、駆動回路とによって構成される領
域は、セル駆動回路部と称される。
【０００５】尚、上記メモリセルの記憶用容量に関して
は、近年、容量値を大きくするために、単結晶シリコン
基板に縦溝を掘り込み、溝の内壁を利用して蓄積面積を
増大させる、いわゆるトレンチ構造のキャパシタにした
り、或いは、多層ポリシリコン技術を用いて、スイッチ
ングトランジスタやビット線、或いは分離領域の上に蓄
積容量を形成することにより、セル面積を増やさずに蓄
積面積を大きくする、いわゆるスタックトキャパシタ構
造のメモリセルにすることが提案されている。これらの
容量増大方法はいずれも、キャパシタ容量の増大には有
効な手段であるが、絶縁体層の誘電率を高める方法や或
いは膜厚を薄くする方法とは違って、チップ表面の凹凸
を大きくするものであるので、半導体の製造工程にさま
ざまな影響を及ぼし、実用化にあたっていろいろな製造
技術の改良が必要とされる。
は、近年、容量値を大きくするために、単結晶シリコン
基板に縦溝を掘り込み、溝の内壁を利用して蓄積面積を
増大させる、いわゆるトレンチ構造のキャパシタにした
り、或いは、多層ポリシリコン技術を用いて、スイッチ
ングトランジスタやビット線、或いは分離領域の上に蓄
積容量を形成することにより、セル面積を増やさずに蓄
積面積を大きくする、いわゆるスタックトキャパシタ構
造のメモリセルにすることが提案されている。これらの
容量増大方法はいずれも、キャパシタ容量の増大には有
効な手段であるが、絶縁体層の誘電率を高める方法や或
いは膜厚を薄くする方法とは違って、チップ表面の凹凸
を大きくするものであるので、半導体の製造工程にさま
ざまな影響を及ぼし、実用化にあたっていろいろな製造
技術の改良が必要とされる。
【０００６】図４に、上述したダミーセルパターン部を
備える半導体記憶装置で、スタックトキャパシタ構造の
半導体記憶装置におけるアレイ部について、従来の技術
によるものの一例の平面図を示す。図４を参照して、メ
モリセルパターン２ａが規則的に配置されたメモリセル
パターン部２と、そのメモリセルパターン部２の外側を
額縁状に囲むように配置されたダミーセルパターン１ｂ
からなるダミーセルパターン部１Ａとが、セルアレイ部
３を構成している。
備える半導体記憶装置で、スタックトキャパシタ構造の
半導体記憶装置におけるアレイ部について、従来の技術
によるものの一例の平面図を示す。図４を参照して、メ
モリセルパターン２ａが規則的に配置されたメモリセル
パターン部２と、そのメモリセルパターン部２の外側を
額縁状に囲むように配置されたダミーセルパターン１ｂ
からなるダミーセルパターン部１Ａとが、セルアレイ部
３を構成している。
【０００７】ダミーセルパターン部１Ａの外側には、サ
ブワードデコーダ４ａが紙面上下の辺の側に配置され、
センスアンプ４ｂが左右の辺の側に配置され、更に、四
つの頂点の近傍、サブワードデコーダの領域とセンスア
ンプの領域とが交差する部分に、サブワードデコーダ及
びセンスアンプを駆動するための駆動回路４ｃが配置さ
れて、セル駆動回路部４を構成している。
ブワードデコーダ４ａが紙面上下の辺の側に配置され、
センスアンプ４ｂが左右の辺の側に配置され、更に、四
つの頂点の近傍、サブワードデコーダの領域とセンスア
ンプの領域とが交差する部分に、サブワードデコーダ及
びセンスアンプを駆動するための駆動回路４ｃが配置さ
れて、セル駆動回路部４を構成している。
【０００８】図５（ａ）に、図４中の直線Ｘ―ｘで示し
た部分の近辺の平面図を、拡大して示す。図５（ａ）
は、この半導体記憶装置の製造に際してフォトリソグラ
フィ工程で用いられるいくつかの層のマスクパターン
を、重ねて示した図である。図５（ａ）において、５は
拡散層、６はワード線、７はデジット線である。８は、
拡散層５とスタックトキャパシタのシリコン基板側のポ
リシリコン電極（スタックポリ）１２とを接続するコン
タクトである。９は、拡散層５とデジット線７とを接続
するコンタクトである。尚、図５（ａ）で示される領
域、つまり図４のセルアレイ部３の領域には、全面に亙
って、上記スタックトキャパシタのもう一方の電極とな
るポリシリコン層（容量ポリ）が酸化皮膜を介して形成
されているが、図を簡略化するため図示省略してある。
た部分の近辺の平面図を、拡大して示す。図５（ａ）
は、この半導体記憶装置の製造に際してフォトリソグラ
フィ工程で用いられるいくつかの層のマスクパターン
を、重ねて示した図である。図５（ａ）において、５は
拡散層、６はワード線、７はデジット線である。８は、
拡散層５とスタックトキャパシタのシリコン基板側のポ
リシリコン電極（スタックポリ）１２とを接続するコン
タクトである。９は、拡散層５とデジット線７とを接続
するコンタクトである。尚、図５（ａ）で示される領
域、つまり図４のセルアレイ部３の領域には、全面に亙
って、上記スタックトキャパシタのもう一方の電極とな
るポリシリコン層（容量ポリ）が酸化皮膜を介して形成
されているが、図を簡略化するため図示省略してある。
【０００９】図５（ｂ）に、図５（ａ）に平面図を示し
た部分の断面図を示す。なお、図５（ｂ）には、図５
（ａ）のマスク平面図では表現できなかった、容量ポリ
１０及びフィールド酸化膜１１を補足図示している。
又、メモリセルパターン部２、ダミーセルパターン部１
Ａ、セルアレイ部３、セル駆動回路部４のそれぞれの領
域を、破線で仕切って示している。
た部分の断面図を示す。なお、図５（ｂ）には、図５
（ａ）のマスク平面図では表現できなかった、容量ポリ
１０及びフィールド酸化膜１１を補足図示している。
又、メモリセルパターン部２、ダミーセルパターン部１
Ａ、セルアレイ部３、セル駆動回路部４のそれぞれの領
域を、破線で仕切って示している。
【００１０】以下に、ダミーセルパターンの必要性につ
いて述べる。ＬＳＩのウェハ加工におけるフォトリソグ
ラフィ工程では、フォトレジストの露光に際して、露光
装置からウェハーへ入射する入射波と、ウェハーから反
射してくる反射波とが互いに干渉し合うという現象が起
こる。上記の入射波と反射波とは波長、振幅、周期が等
しく互いに反対向きに進む波であるので、これらの入射
波と反射波とが重なると、左右どちらにも進まない定常
波ができる。その定常波は、得られる振幅が反射点にお
ける入射波の位相によって異なり、最大では入射波の２
倍となる。このような変位を示す部分では、フォトレジ
ストに転写されたパターンの形状に影響が現れる。特に
スタックポリパターン形成工程における影響が大きく、
ダミーセルパターン部が設けられていない半導体記憶装
置では、メモリセルパターン部２のアレイ端でセルパタ
ーンの寸法細りが生じる。これは、以下の理由による。
いて述べる。ＬＳＩのウェハ加工におけるフォトリソグ
ラフィ工程では、フォトレジストの露光に際して、露光
装置からウェハーへ入射する入射波と、ウェハーから反
射してくる反射波とが互いに干渉し合うという現象が起
こる。上記の入射波と反射波とは波長、振幅、周期が等
しく互いに反対向きに進む波であるので、これらの入射
波と反射波とが重なると、左右どちらにも進まない定常
波ができる。その定常波は、得られる振幅が反射点にお
ける入射波の位相によって異なり、最大では入射波の２
倍となる。このような変位を示す部分では、フォトレジ
ストに転写されたパターンの形状に影響が現れる。特に
スタックポリパターン形成工程における影響が大きく、
ダミーセルパターン部が設けられていない半導体記憶装
置では、メモリセルパターン部２のアレイ端でセルパタ
ーンの寸法細りが生じる。これは、以下の理由による。
【００１１】メモリセルパターン部２には、下地を形成
するための導体層が密に存在している。従って、ただで
さえ、その分周囲のサブワードデコーダ４ａやセンスア
ンプ４ｂなどより高くなっている。メモリセルの記憶用
キャパシタにスタックト構造のキャパシタを用いる半導
体記憶装置では、その上、キャパシタ用のスタックポリ
１２や容量ポリ１０が積み重なる。従って、スタックト
キャパシタを用いる構造の半導体メモリでは、メモリセ
ルパターン部２とその周辺のセル駆動回路部４との間の
段差が、非常に大きい。
するための導体層が密に存在している。従って、ただで
さえ、その分周囲のサブワードデコーダ４ａやセンスア
ンプ４ｂなどより高くなっている。メモリセルの記憶用
キャパシタにスタックト構造のキャパシタを用いる半導
体記憶装置では、その上、キャパシタ用のスタックポリ
１２や容量ポリ１０が積み重なる。従って、スタックト
キャパシタを用いる構造の半導体メモリでは、メモリセ
ルパターン部２とその周辺のセル駆動回路部４との間の
段差が、非常に大きい。
【００１２】図６（ａ）に、スタックトキャパシタ構造
の半導体記憶装置において、ダミーセルパターンが設け
られていないものとした場合の、スタックポリパターン
形成工程での露光時の断面図を示す。図６（ａ）を参照
して、この場合、セルアレイ部３の領域とメモリセルパ
ターン部２の領域とは合致しており、その外側にセル駆
動回路４が配置されている。そして、ウェハー下地１５
の上にスタックポリ１２の層が全面に形成され、更にそ
の上にフォトレジスト１４がやはり全面に塗布されてい
る。この状態で、レティクル１３を露光装置に取り付
け、スタックポリパターンをフォトレジスト１４に転写
するべく、露光を行う。ここで、露光装置からウエハに
照射される光のうちセルアレイ端部２ｃに入るものを入
射光１７とし、セルアレイ中心部２ｄに入るものを入射
光１８とする。いま、フォトレジストとしてポジ型のも
のを用いれば、入射光が入る領域のフォトレジスト１４
は感光し、現像で溶けてなくなり、一方、クロム１６な
どで光が遮断されている部分が必要なデータとして残
る。
の半導体記憶装置において、ダミーセルパターンが設け
られていないものとした場合の、スタックポリパターン
形成工程での露光時の断面図を示す。図６（ａ）を参照
して、この場合、セルアレイ部３の領域とメモリセルパ
ターン部２の領域とは合致しており、その外側にセル駆
動回路４が配置されている。そして、ウェハー下地１５
の上にスタックポリ１２の層が全面に形成され、更にそ
の上にフォトレジスト１４がやはり全面に塗布されてい
る。この状態で、レティクル１３を露光装置に取り付
け、スタックポリパターンをフォトレジスト１４に転写
するべく、露光を行う。ここで、露光装置からウエハに
照射される光のうちセルアレイ端部２ｃに入るものを入
射光１７とし、セルアレイ中心部２ｄに入るものを入射
光１８とする。いま、フォトレジストとしてポジ型のも
のを用いれば、入射光が入る領域のフォトレジスト１４
は感光し、現像で溶けてなくなり、一方、クロム１６な
どで光が遮断されている部分が必要なデータとして残
る。
【００１３】尚、図６（ａ）中で、２０はセルアレイ端
部２ｃのスタックポリパターンであり、２１はセルアレ
イ中心部２ｄのスタックポリパターンである。また、セ
ルアレイ端部２ｃは、セルアレイ中心部２ｄより段差ｈ
分だけ低くなっている。この状態では、通常、セルアレ
イ端部２ｃのスタックポリパターン２０は、セルアレイ
中心部２ｄのスタックポリパターン２１に比べ、寸法細
りを起こす。
部２ｃのスタックポリパターンであり、２１はセルアレ
イ中心部２ｄのスタックポリパターンである。また、セ
ルアレイ端部２ｃは、セルアレイ中心部２ｄより段差ｈ
分だけ低くなっている。この状態では、通常、セルアレ
イ端部２ｃのスタックポリパターン２０は、セルアレイ
中心部２ｄのスタックポリパターン２１に比べ、寸法細
りを起こす。
【００１４】すなわち、セルアレイ中心部またはセルア
レイ端部に入る入射波およびその合成波の波形の一例を
示す図６（ｂ）を参照して、ｉ1 は露光時にセルアレイ
端部２ｃに入る入射波を示し、ｊ1 はセルアレイ中心部
２ｄに入る入射波を波形で示す。ｉ1 、ｊ1 はそれぞ
れ、振幅Ｂ、周期Ｔ、波長λで反射点に向かって進み、
Ｙ軸（紙面左右方向）はそのときの変位を表し、Ｘ軸
（上下方向）は波長を表わす。ｋは、セルアレイ端部２
ｃへの入射波ｉ1 が入射するところの反射点であり、ｍ
はセルアレイ中心部２ｄへの入射波ｊ1 が入射するとこ
ろの反射点である。セルアレイ中心部２ｄの反射点ｍ
は、セルアレイ端部２ｃの反射点ｋより段差ｈ分だけ高
くなっている。
レイ端部に入る入射波およびその合成波の波形の一例を
示す図６（ｂ）を参照して、ｉ1 は露光時にセルアレイ
端部２ｃに入る入射波を示し、ｊ1 はセルアレイ中心部
２ｄに入る入射波を波形で示す。ｉ1 、ｊ1 はそれぞ
れ、振幅Ｂ、周期Ｔ、波長λで反射点に向かって進み、
Ｙ軸（紙面左右方向）はそのときの変位を表し、Ｘ軸
（上下方向）は波長を表わす。ｋは、セルアレイ端部２
ｃへの入射波ｉ1 が入射するところの反射点であり、ｍ
はセルアレイ中心部２ｄへの入射波ｊ1 が入射するとこ
ろの反射点である。セルアレイ中心部２ｄの反射点ｍ
は、セルアレイ端部２ｃの反射点ｋより段差ｈ分だけ高
くなっている。
【００１５】反射点ｍでの入射波ｊ1 の変位がゼロであ
るのに対し、反射点ｋにおける入射波ｉ1 の変位は−Ｂ
である。また位相は、反射点ｍでの入射波ｊ1 の位相よ
り５／４λだけずれている。その結果、入射波ｉ1 、入
射波ｊ1 それぞれの波の反射点での合成波、すなわち定
常波もそれぞれ異なった位相を示す。ここで、反射点ｋ
での入射波ｉ1 の反射波をｉ2 、反射点ｍでの入射波ｊ
1 の反射波をｊ2 とすると、セルアレイ端部２ｃでの反
射波ｉ2 は入射波ｉ1 と重なる波形となり、一方、セル
アレイ中心部２ｄでの反射波ｊ2 は入射波ｊ1 と位相が
λ／２分ずれた波形となる。よって、入射波ｉ1 、入射
波ｊ1 それぞれの波の反射点での合成波は、セルアレイ
端部２ｃでは入射波ｉ1 の２倍の変位（＝２Ｂ）を表す
波形Ｉとなり、セルアレイ中心部２ｄでは、入射波ｊ1
と互いに相殺し合って直線で表される波形Ｊとなる。そ
の結果、セルアレイ中心部２ｄでは定常波の影響が起き
難く、どうしても、セルアレイ端部２ｃの方が定常波の
影響を大きく受ける。
るのに対し、反射点ｋにおける入射波ｉ1 の変位は−Ｂ
である。また位相は、反射点ｍでの入射波ｊ1 の位相よ
り５／４λだけずれている。その結果、入射波ｉ1 、入
射波ｊ1 それぞれの波の反射点での合成波、すなわち定
常波もそれぞれ異なった位相を示す。ここで、反射点ｋ
での入射波ｉ1 の反射波をｉ2 、反射点ｍでの入射波ｊ
1 の反射波をｊ2 とすると、セルアレイ端部２ｃでの反
射波ｉ2 は入射波ｉ1 と重なる波形となり、一方、セル
アレイ中心部２ｄでの反射波ｊ2 は入射波ｊ1 と位相が
λ／２分ずれた波形となる。よって、入射波ｉ1 、入射
波ｊ1 それぞれの波の反射点での合成波は、セルアレイ
端部２ｃでは入射波ｉ1 の２倍の変位（＝２Ｂ）を表す
波形Ｉとなり、セルアレイ中心部２ｄでは、入射波ｊ1
と互いに相殺し合って直線で表される波形Ｊとなる。そ
の結果、セルアレイ中心部２ｄでは定常波の影響が起き
難く、どうしても、セルアレイ端部２ｃの方が定常波の
影響を大きく受ける。
【００１６】このように、メモリセルパターン部２（こ
の場合は、セルアレイ部３に合致している）と駆動回路
部４とが直接接していると、スタックポリパターン形成
工程で、セルアレイ端部２ｃのセルパターンが寸法細り
を起こし、ホールド不良の原因となっていた。図４にお
いて、メモリセルパターン部２の周辺に配置されたダミ
ーセルパターン部１Ａは、上述の定常波によるメモリセ
ルパターン部端部でのスタックポリの転写精度低下対策
として設けられたものである。このような対策を施した
半導体記憶装置では、従来、メモリセルパターン部２の
外側に新たに額縁状に設けられたダミーセルパターン部
１Ａが、更にその外側を囲うように存在するサブワード
デコーダ４ａやセンスアンプ４ｂ、或いはそれらを駆動
するための駆動回路４ｃからなるセル駆動回路部４の領
域に入り込まないように、設計されている。
の場合は、セルアレイ部３に合致している）と駆動回路
部４とが直接接していると、スタックポリパターン形成
工程で、セルアレイ端部２ｃのセルパターンが寸法細り
を起こし、ホールド不良の原因となっていた。図４にお
いて、メモリセルパターン部２の周辺に配置されたダミ
ーセルパターン部１Ａは、上述の定常波によるメモリセ
ルパターン部端部でのスタックポリの転写精度低下対策
として設けられたものである。このような対策を施した
半導体記憶装置では、従来、メモリセルパターン部２の
外側に新たに額縁状に設けられたダミーセルパターン部
１Ａが、更にその外側を囲うように存在するサブワード
デコーダ４ａやセンスアンプ４ｂ、或いはそれらを駆動
するための駆動回路４ｃからなるセル駆動回路部４の領
域に入り込まないように、設計されている。
【００１７】図６（ｃ）に、転写精度防止用ダミーセル
パターン部１Ａを設けた半導体記憶装置における、スタ
ックポリパターン形成工程での露光時の断面図を示す。
図６（ｃ）を参照して、メモリセルパターン部２の端部
２ｃの外側に、ダミーセルパターン部１Ａが新たに配置
されている。そして、ダミーセルパターン１ｂからなる
ダミーセルパターン部１Ａに、入射光１９が照射されて
いる。この半導体記憶装置では、ダミーセルパターン１
ｂを配置したことにより、メモリセルパターン部２にお
いて、アレイ中心部２ｄとアレイ端部２ｃとの間の段差
ｈがなくなる。その結果、アレイ端部２ｃのスタックポ
リパターン２０に対する、入射光１７による定常波の影
響が小さくなり、セルパターンの寸法細りも起らなくな
る。
パターン部１Ａを設けた半導体記憶装置における、スタ
ックポリパターン形成工程での露光時の断面図を示す。
図６（ｃ）を参照して、メモリセルパターン部２の端部
２ｃの外側に、ダミーセルパターン部１Ａが新たに配置
されている。そして、ダミーセルパターン１ｂからなる
ダミーセルパターン部１Ａに、入射光１９が照射されて
いる。この半導体記憶装置では、ダミーセルパターン１
ｂを配置したことにより、メモリセルパターン部２にお
いて、アレイ中心部２ｄとアレイ端部２ｃとの間の段差
ｈがなくなる。その結果、アレイ端部２ｃのスタックポ
リパターン２０に対する、入射光１７による定常波の影
響が小さくなり、セルパターンの寸法細りも起らなくな
る。
【００１８】図６（ｃ）におけるセルアレイ部３は、メ
モリセルパターン部２とこれを取り囲むダミーセルパタ
ーン部１Ａとで構成されており、その更に外側にセル駆
動回路４が配置されている。この半導体記憶装置は、本
来の記憶動作及びセル駆動回路部４（サブワードデコー
ダ４ａ、センスアンプ４ｂ及びそれらを駆動するための
回路からなる）の動作とは関係のない、ダミーセルパタ
ーン部１Ａを新たに設けることで、従来、メモリセルア
レイ部３の端部２ｃで生じていた、スタックポリパター
ン形成の際の、定常波による転写精度の低下を防止して
いる。
モリセルパターン部２とこれを取り囲むダミーセルパタ
ーン部１Ａとで構成されており、その更に外側にセル駆
動回路４が配置されている。この半導体記憶装置は、本
来の記憶動作及びセル駆動回路部４（サブワードデコー
ダ４ａ、センスアンプ４ｂ及びそれらを駆動するための
回路からなる）の動作とは関係のない、ダミーセルパタ
ーン部１Ａを新たに設けることで、従来、メモリセルア
レイ部３の端部２ｃで生じていた、スタックポリパター
ン形成の際の、定常波による転写精度の低下を防止して
いる。
【００１９】
【発明が解決しようとする課題】上述した、ダミーセル
パターン部を備える従来の半導体記憶装置には、セルア
レイ部３（本来の記憶動作を行うセルパターン部２と、
スタックポリパターンの転写精度向上のためのダミーセ
ルパターン部１Ａとからなる領域）のサイズが大きくな
るという問題がある。その理由は、セルパターン部２の
他に、ダミーセルパターン部１Ａという、本来の記憶動
作とは関係なく、又、サブワードデコーダ４ａやセンス
アンプ４ｂ、或いはそれらを駆動するための回路の動作
とも関係のない領域を設けたからである。
パターン部を備える従来の半導体記憶装置には、セルア
レイ部３（本来の記憶動作を行うセルパターン部２と、
スタックポリパターンの転写精度向上のためのダミーセ
ルパターン部１Ａとからなる領域）のサイズが大きくな
るという問題がある。その理由は、セルパターン部２の
他に、ダミーセルパターン部１Ａという、本来の記憶動
作とは関係なく、又、サブワードデコーダ４ａやセンス
アンプ４ｂ、或いはそれらを駆動するための回路の動作
とも関係のない領域を設けたからである。
【００２０】従って本発明は、メモリセルパターン部に
おけるフォトレジストパターン形成の際の転写精度を保
証するためのダミーセルパターン部を備える半導体記憶
装置において、メモリセルアレイ部とその周辺のセル駆
動回路部とを含む領域の面積を縮小することを目的とす
るものである。
おけるフォトレジストパターン形成の際の転写精度を保
証するためのダミーセルパターン部を備える半導体記憶
装置において、メモリセルアレイ部とその周辺のセル駆
動回路部とを含む領域の面積を縮小することを目的とす
るものである。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、情報を記憶させるためのメモリセル領域の周辺に、
前記メモリセル領域におけるフォトレジストパターン形
成の際の転写精度を保証するためのダミーセル領域を配
置し、前記ダミーセル領域の周辺に前記メモリセル領域
を駆動するための駆動回路部を設け、前記駆動回路部を
構成するトランジスタを前記ダミーセル領域内に配置し
たことを特徴とする。
は、情報を記憶させるためのメモリセル領域の周辺に、
前記メモリセル領域におけるフォトレジストパターン形
成の際の転写精度を保証するためのダミーセル領域を配
置し、前記ダミーセル領域の周辺に前記メモリセル領域
を駆動するための駆動回路部を設け、前記駆動回路部を
構成するトランジスタを前記ダミーセル領域内に配置し
たことを特徴とする。
【００２２】本発明においては、メモリセルパターン部
の外側に配置されるダミーセルパターン部に、フォトレ
ジストパターン形成の際の定常波に起因する転写精度を
防止するための、高さ調整の機能だけを持たせるだけで
なく、ダミーセルのＭＯＳトランジスタをセンスアンプ
などのセル駆動回路部と接続させて、セル駆動回路部の
一部として電気的動作させる。すなわち、ダミーセルを
セル駆動回路部内に組み込んでいる。これにより、本来
の記憶動作を行うメモリセルパターン部と、そのメモリ
セルパターン部を駆動するためのセル駆動回路部とが実
質的に直接接する構造として、セルアレイサイズの増大
を抑制しながらも、メモリセルパターン部でのフォトレ
ジストパターンの転写精度の低下を防いでいる。
の外側に配置されるダミーセルパターン部に、フォトレ
ジストパターン形成の際の定常波に起因する転写精度を
防止するための、高さ調整の機能だけを持たせるだけで
なく、ダミーセルのＭＯＳトランジスタをセンスアンプ
などのセル駆動回路部と接続させて、セル駆動回路部の
一部として電気的動作させる。すなわち、ダミーセルを
セル駆動回路部内に組み込んでいる。これにより、本来
の記憶動作を行うメモリセルパターン部と、そのメモリ
セルパターン部を駆動するためのセル駆動回路部とが実
質的に直接接する構造として、セルアレイサイズの増大
を抑制しながらも、メモリセルパターン部でのフォトレ
ジストパターンの転写精度の低下を防いでいる。
【００２３】又、ダミーセルをリダンダンシーセルとし
て利用すれば、チップの良品率を向上させることができ
る。
て利用すれば、チップの良品率を向上させることができ
る。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体記憶装置の、メモリセルアレイ部及
びその周辺の回路を含む部分の平面図である。又、図２
（ａ）は、図１中の直線Ｙ―ｙで示した部分の近辺の平
面図を、拡大して示す図であって、本実施の形態の製造
に際してフォトリソグラフィ工程で用いられた幾つかの
層のマスクパターンを重ねて示した図である。更に、図
２（ｂ）に、図２（ａ）に示した部分の断面図を示す。
この図２（ｂ）には、図２（ａ）で示した平面図では表
現できなかった容量ポリシリ１０及びフィールド酸化膜
１１を補足図示している。
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体記憶装置の、メモリセルアレイ部及
びその周辺の回路を含む部分の平面図である。又、図２
（ａ）は、図１中の直線Ｙ―ｙで示した部分の近辺の平
面図を、拡大して示す図であって、本実施の形態の製造
に際してフォトリソグラフィ工程で用いられた幾つかの
層のマスクパターンを重ねて示した図である。更に、図
２（ｂ）に、図２（ａ）に示した部分の断面図を示す。
この図２（ｂ）には、図２（ａ）で示した平面図では表
現できなかった容量ポリシリ１０及びフィールド酸化膜
１１を補足図示している。
【００２５】図１〜図２（ｂ）を参照して、図中、５は
拡散層、６はワード線、７はデジット線である。８は拡
散層５とスタックポリ１２とを接続しているコンタク
ト、９は拡散層５とデジット線７とを接続しているコン
タクトである。ダミーセルパターン部１を構成するダミ
ーセルパターン１ａのＭＯＳトランジスタＱは、ソー
ス、ドレイン領域となるべき二つのｎ+ 拡散層５の一方
が、本来の記憶動作を行うメモリセルパターン部２の方
から延びてくるポリシリコンデジット線７a に、コンタ
クト９を介して接続している。トランジスタＱのもう一
方の側のｎ+ 拡散層は、センスアンプやそれらを駆動す
る回路からなるセル駆動回路部４の方に延びるポリシリ
コン配線７b に、コンタクト５を介して接続している。
このダミーセルパターン部１ａのトランジスタＱは、メ
モリセルパターン部２を構成するトランジスタにおける
と同様に、シリコン酸化皮膜で覆われ、更にその上にス
タックポリ１２と容量絶縁膜（図示せず）と容量ポリ１
０との重ね合せからなるスタックトキャパシタが形成さ
れている。従って、ダミーセルパターン部１の高さと、
本来の記憶動作を行うメモリセルパターン部２の高さと
は、ほぼ同等である。但し、本実施の形態におけるダミ
ーセルパターン１ａのトランジスタＱでは、そのｎ+ 領
域のどちらも、上記のスタックトキャパシタには接続し
ていない。従来の半導体記憶装置（図３（ａ）〜図３
（ｂ））では、ダミーセルパターン部１ｂのトランジス
タは、メモリセルパターン部２のトランジスタと全く同
じく、二つのｎ+ 領域の一方はメモリセルパターン部２
からのデジット線７に接続し、もう一方のｎ+ 領域は、
スタックトキャパシタのスタックポリ１２に接続してい
た。本実施の形態においてダミーセルパターン部１ａの
トランジスタＱは、一方のｎ+領域はメモリセルパター
ン側からのデジット線７ａに接続し、もう一方のｎ+ 領
域はセンスアンプ４ｂ側へのポリシリコンデジット線７
ｂに接続している。しかも、ダミートランジスタＱはも
ともと、本来の記憶動作を行うメモリセルパターン部２
におけるメモリセルの配列と同一のピッチで配置されて
いる。本実施の形態は、このようなダミートランジスタ
の配列の特徴と断面構造の特徴とを生かして、ダミーセ
ルパターン部１のトランジスタＱを、ただ単にメモリセ
ルパターン部２の高さとダミーセルパターン部１の高さ
とを同一とするためのみならず、センスアンプ４ｂなど
からなるセル駆動回路部４用のトランジスタとしても利
用している。つまり、ダミーセルパターン部１のトラン
ジスタをセル駆動回路部４に組み込むことによって、セ
ルアレイ部３をメモリセルパターン部２のみで構成し、
セルアレイサイズを大きくすることなく、露光の際の定
常波の影響からセルアレイ部３の端に存在するメモリセ
ルパターンを防護している。
拡散層、６はワード線、７はデジット線である。８は拡
散層５とスタックポリ１２とを接続しているコンタク
ト、９は拡散層５とデジット線７とを接続しているコン
タクトである。ダミーセルパターン部１を構成するダミ
ーセルパターン１ａのＭＯＳトランジスタＱは、ソー
ス、ドレイン領域となるべき二つのｎ+ 拡散層５の一方
が、本来の記憶動作を行うメモリセルパターン部２の方
から延びてくるポリシリコンデジット線７a に、コンタ
クト９を介して接続している。トランジスタＱのもう一
方の側のｎ+ 拡散層は、センスアンプやそれらを駆動す
る回路からなるセル駆動回路部４の方に延びるポリシリ
コン配線７b に、コンタクト５を介して接続している。
このダミーセルパターン部１ａのトランジスタＱは、メ
モリセルパターン部２を構成するトランジスタにおける
と同様に、シリコン酸化皮膜で覆われ、更にその上にス
タックポリ１２と容量絶縁膜（図示せず）と容量ポリ１
０との重ね合せからなるスタックトキャパシタが形成さ
れている。従って、ダミーセルパターン部１の高さと、
本来の記憶動作を行うメモリセルパターン部２の高さと
は、ほぼ同等である。但し、本実施の形態におけるダミ
ーセルパターン１ａのトランジスタＱでは、そのｎ+ 領
域のどちらも、上記のスタックトキャパシタには接続し
ていない。従来の半導体記憶装置（図３（ａ）〜図３
（ｂ））では、ダミーセルパターン部１ｂのトランジス
タは、メモリセルパターン部２のトランジスタと全く同
じく、二つのｎ+ 領域の一方はメモリセルパターン部２
からのデジット線７に接続し、もう一方のｎ+ 領域は、
スタックトキャパシタのスタックポリ１２に接続してい
た。本実施の形態においてダミーセルパターン部１ａの
トランジスタＱは、一方のｎ+領域はメモリセルパター
ン側からのデジット線７ａに接続し、もう一方のｎ+ 領
域はセンスアンプ４ｂ側へのポリシリコンデジット線７
ｂに接続している。しかも、ダミートランジスタＱはも
ともと、本来の記憶動作を行うメモリセルパターン部２
におけるメモリセルの配列と同一のピッチで配置されて
いる。本実施の形態は、このようなダミートランジスタ
の配列の特徴と断面構造の特徴とを生かして、ダミーセ
ルパターン部１のトランジスタＱを、ただ単にメモリセ
ルパターン部２の高さとダミーセルパターン部１の高さ
とを同一とするためのみならず、センスアンプ４ｂなど
からなるセル駆動回路部４用のトランジスタとしても利
用している。つまり、ダミーセルパターン部１のトラン
ジスタをセル駆動回路部４に組み込むことによって、セ
ルアレイ部３をメモリセルパターン部２のみで構成し、
セルアレイサイズを大きくすることなく、露光の際の定
常波の影響からセルアレイ部３の端に存在するメモリセ
ルパターンを防護している。
【００２６】例えば、ｍ行×ｎ列の構成のメモリセルパ
ターン部において、ｍ＝６４行、ｎ＝１２８列とし、ダ
ミーセルパターン部が、それぞれ１列づつ設けられてい
るものとする。従来の技術による半導体記憶装置では、
メモリセルパターン部２の外側にダミーセルパターン部
１Ａ（図３（ａ））が配置され、メモリセルパターン部
２とダミーセルパターン部１Ａとでセルアレイ部３を構
成しているので、セルアレイ部３の面積は、 （ｍ＋２）×（ｎ＋２）＝（６４＋２）×（１２８＋
２）＝６６×１３０ となる。これに対し、本実施の形態においては、セルア
レイ部３は、メモリセルパターン部１（図１）だけで構
成されているので、その面積は、 ｍ×ｎ＝６４×１２８ である。従って、従来の半導体記憶装置におけるメモリ
セルアレイ部の面積と本実施の形態におけるメモリセル
アレイ部の面積との比は、 ｍ×ｎ／（ｍ＋２）×（ｎ＋２）＝６４×１２８／６６×１３０ ＝８１９２／８５８０ ＝０．９５４７７８５５４ となる。すなわち、本実施の形態によって、メモリセル
アレイ部の面積を従来より約４．５％縮小できる。
ターン部において、ｍ＝６４行、ｎ＝１２８列とし、ダ
ミーセルパターン部が、それぞれ１列づつ設けられてい
るものとする。従来の技術による半導体記憶装置では、
メモリセルパターン部２の外側にダミーセルパターン部
１Ａ（図３（ａ））が配置され、メモリセルパターン部
２とダミーセルパターン部１Ａとでセルアレイ部３を構
成しているので、セルアレイ部３の面積は、 （ｍ＋２）×（ｎ＋２）＝（６４＋２）×（１２８＋
２）＝６６×１３０ となる。これに対し、本実施の形態においては、セルア
レイ部３は、メモリセルパターン部１（図１）だけで構
成されているので、その面積は、 ｍ×ｎ＝６４×１２８ である。従って、従来の半導体記憶装置におけるメモリ
セルアレイ部の面積と本実施の形態におけるメモリセル
アレイ部の面積との比は、 ｍ×ｎ／（ｍ＋２）×（ｎ＋２）＝６４×１２８／６６×１３０ ＝８１９２／８５８０ ＝０．９５４７７８５５４ となる。すなわち、本実施の形態によって、メモリセル
アレイ部の面積を従来より約４．５％縮小できる。
【００２７】これまでは、ダミーセルパターン部のトラ
ンジスタをセル駆動回路部のトランジスタとして用いる
例について述べたが、このトランジスタを用いて、メモ
リセルアレイ部の端部にリダンダンシーセルを配置すれ
ば、８０〜９０％程度の置換率が見込まれ、チップの良
品率向上を図ることができる。尚、ダミーセルパター部
のトランジスタは、メモリセルアレイ部におけるメモリ
セルの配列ピッチとあってさえいれば、特に一列に限ら
れることなく、二列以上であってもよい。
ンジスタをセル駆動回路部のトランジスタとして用いる
例について述べたが、このトランジスタを用いて、メモ
リセルアレイ部の端部にリダンダンシーセルを配置すれ
ば、８０〜９０％程度の置換率が見込まれ、チップの良
品率向上を図ることができる。尚、ダミーセルパター部
のトランジスタは、メモリセルアレイ部におけるメモリ
セルの配列ピッチとあってさえいれば、特に一列に限ら
れることなく、二列以上であってもよい。
【００２８】ここで、本発明を適用するには、ダミーセ
ルパターン部のトランジスタＱを、セル駆動回路部４を
構成する他の回路素子と接続しなければならない。しか
し、本実施の形態においてダミーセルパターン１ａは、
メモリセルアレイ部３のメモリセルパターン２ａと同じ
ピッチで１列以上に配置されているので、上記セル駆動
回路部の他の回路素子との接続構造に工夫が必要になる
ことがある。以下に、本実施の形態において、センスア
ンプなどのセル駆動回路部４に組み込まれたダミーセル
パターン部での、コンタクトの取り方について述べる。
尚、上記コンタクトは、ダミーセルパターン部を構成す
るスタックポリより前の工程の層と、スタックポリより
後の工程の層を接続するものとする。センスアンプなど
のセル駆動回路部４で上記コンタクトが存在するところ
にダミーセルパターンを配置すると、製造工程上、上記
コンタクトで接続される導体層とダミーセルパターンと
がショートしてしまう。例えば図３（ｂ）は、一例とし
てｎ+ 拡散層５のような、スタックポリ１２より前の工
程の層と、例えばアルミニウム配線２２のような、スタ
ックポリより後の工程の層とを接続するコンタクトが存
在するところに、ダミーセルパターン１ａを設置したと
仮定したときの断面図である。図３（ｂ）において、拡
散層５とアルミニウ配線２２とは、上記コンタクトによ
って接続されている。そして、そこにダミーセルパター
ン１ａを配置したことにより、アルミニウム配線２２と
ダミーセルパターン１ａのスタックポリ１２とがショー
トしている。
ルパターン部のトランジスタＱを、セル駆動回路部４を
構成する他の回路素子と接続しなければならない。しか
し、本実施の形態においてダミーセルパターン１ａは、
メモリセルアレイ部３のメモリセルパターン２ａと同じ
ピッチで１列以上に配置されているので、上記セル駆動
回路部の他の回路素子との接続構造に工夫が必要になる
ことがある。以下に、本実施の形態において、センスア
ンプなどのセル駆動回路部４に組み込まれたダミーセル
パターン部での、コンタクトの取り方について述べる。
尚、上記コンタクトは、ダミーセルパターン部を構成す
るスタックポリより前の工程の層と、スタックポリより
後の工程の層を接続するものとする。センスアンプなど
のセル駆動回路部４で上記コンタクトが存在するところ
にダミーセルパターンを配置すると、製造工程上、上記
コンタクトで接続される導体層とダミーセルパターンと
がショートしてしまう。例えば図３（ｂ）は、一例とし
てｎ+ 拡散層５のような、スタックポリ１２より前の工
程の層と、例えばアルミニウム配線２２のような、スタ
ックポリより後の工程の層とを接続するコンタクトが存
在するところに、ダミーセルパターン１ａを設置したと
仮定したときの断面図である。図３（ｂ）において、拡
散層５とアルミニウ配線２２とは、上記コンタクトによ
って接続されている。そして、そこにダミーセルパター
ン１ａを配置したことにより、アルミニウム配線２２と
ダミーセルパターン１ａのスタックポリ１２とがショー
トしている。
【００２９】図３（ａ）は、上述したショートを回避す
るためのコンタクトの取り方の例を示す断面図である。
図３（ａ）を参照して、アルミニウ配線２２は下部を通
過するポリシリコンデジット線７に接続し、デジット線
７を介して拡散層５に接続している。このように、接続
する上部の導体層から、下部を通過する配線層に一旦接
続し、その下部を通過する配線層を介してこれに接続す
る下部の導体層に接続することで、ダミーセルパターン
のスタックポリとのショートを回避することが可能であ
る。
るためのコンタクトの取り方の例を示す断面図である。
図３（ａ）を参照して、アルミニウ配線２２は下部を通
過するポリシリコンデジット線７に接続し、デジット線
７を介して拡散層５に接続している。このように、接続
する上部の導体層から、下部を通過する配線層に一旦接
続し、その下部を通過する配線層を介してこれに接続す
る下部の導体層に接続することで、ダミーセルパターン
のスタックポリとのショートを回避することが可能であ
る。
【００３０】
【発明の効果】以上説明したように、本発明は、本来の
記憶動作を行うメモリセルパターン部の周辺に、露光時
の定常波によるレジストパターンの転写精度低下を防ぐ
ためのダミーセルを備える半導体記憶装置に対し、ダミ
ーセルパターン中のトランジスタをセル駆動回路部のト
ランジスタとして用いている。
記憶動作を行うメモリセルパターン部の周辺に、露光時
の定常波によるレジストパターンの転写精度低下を防ぐ
ためのダミーセルを備える半導体記憶装置に対し、ダミ
ーセルパターン中のトランジスタをセル駆動回路部のト
ランジスタとして用いている。
【００３１】これにより本発明によれば、セル駆動回路
部を含むセルアレイサイズを増大させることなく、露光
時の定常波によるレジストパターンの転写精度低下を防
止できる。
部を含むセルアレイサイズを増大させることなく、露光
時の定常波によるレジストパターンの転写精度低下を防
止できる。
【００３２】本発明によるダミーセルパターン部のトラ
ンジスタをリダンダンシーセルとして用いれば、高い置
換率により、チップの良品率を向上させることができ
る。
ンジスタをリダンダンシーセルとして用いれば、高い置
換率により、チップの良品率を向上させることができ
る。
【図１】本発明の半導体記憶装置の実施例を示す平面図
である。
である。
【図２】分図（ａ）は、図１中の直線Ｙ−ｙ周辺の平面
図である。分図（ｂ）は、図２（ａ）に平面図を示す部
分の断面図である。
図である。分図（ｂ）は、図２（ａ）に平面図を示す部
分の断面図である。
【図３】分図（ａ）は、実施の形態による半導体記憶装
置のダミーセルパターン部におけるダミーパターンと導
体層とのショートを回避するために用いたコンタクトの
取り方の例を示す断面図である。分図（ｂ）は、スタッ
クポリより前の工程の層とスタックポリより後の工程の
層とを接続するコンタクトが存在するところにダミーパ
ターンを設置した場合の断面図である。
置のダミーセルパターン部におけるダミーパターンと導
体層とのショートを回避するために用いたコンタクトの
取り方の例を示す断面図である。分図（ｂ）は、スタッ
クポリより前の工程の層とスタックポリより後の工程の
層とを接続するコンタクトが存在するところにダミーパ
ターンを設置した場合の断面図である。
【図４】従来の半導体記憶装置の一例の平面図である。
【図５】分図（ａ）は、図４中の直線Ｘ−ｘ周辺の平面
図である。分図（ｂ）は、図５（ａ）に平面図を示す部
分の断面図である。
図である。分図（ｂ）は、図５（ａ）に平面図を示す部
分の断面図である。
【図６】分図（ａ）は、従来の、ダミーセルパターン部
を持たない半導体記憶装置における、スタックポリパタ
ーン形成工程での露光時状態を示す断面図である。分図
（ｂ）は、メモリセルアレイ中心部とメモリセルアレイ
端部の波形を比較して示す図である。分図（ｃ）は、従
来の、ダミーセルパターン部を備える半導体記憶装置に
おける、スタックポリパターン形成工程での露光時状態
を示す断面図である。
を持たない半導体記憶装置における、スタックポリパタ
ーン形成工程での露光時状態を示す断面図である。分図
（ｂ）は、メモリセルアレイ中心部とメモリセルアレイ
端部の波形を比較して示す図である。分図（ｃ）は、従
来の、ダミーセルパターン部を備える半導体記憶装置に
おける、スタックポリパターン形成工程での露光時状態
を示す断面図である。
１，１Ａ ダミーパセルターン部 １ａ，１ｂ ダミーセルパターン ２ メモリセルパターン部 ２ａ メモリセルパターン ２ｃ メモリセルアレイ端部 ２ｄ メモリセルアレイ中心部 ３ セルアレイ部 ４ セル駆動回路部 ４ａ センスアンプ ４ｂ サブワードデコーダ ４ｃ サブワードデコーダおよびセンスアンプの駆動
回路 ５ 拡散層 ６ ワード線 ７ デジット線 ８，９ コンタクト １０ 容量ポリシリ １１ フィールド酸化膜 １２ スタックポリ １３ レティクル １４ フォトレジスト １５ ウェハー下地 １６ クロム １７ メモリセルアレイ端部に入射する入射光 １８ メモリセルアレイ中心部に入射する入射光 １９ ダミーセルパターン部に入射する入射光 ２０ メモリセルアレイ端部のスタックポリパターン ２１ メモリセルアレイ中心部のスタックポリパター
ン ２２ アルミニウム配線
回路 ５ 拡散層 ６ ワード線 ７ デジット線 ８，９ コンタクト １０ 容量ポリシリ １１ フィールド酸化膜 １２ スタックポリ １３ レティクル １４ フォトレジスト １５ ウェハー下地 １６ クロム １７ メモリセルアレイ端部に入射する入射光 １８ メモリセルアレイ中心部に入射する入射光 １９ ダミーセルパターン部に入射する入射光 ２０ メモリセルアレイ端部のスタックポリパターン ２１ メモリセルアレイ中心部のスタックポリパター
ン ２２ アルミニウム配線
Claims (6)
- 【請求項１】 情報を記憶させるためのメモリセル領域
の周辺に、前記メモリセル領域におけるフォトレジスト
パターン形成の際の転写精度を保証するためのダミーセ
ル領域を配置し、前記ダミーセル領域の周辺に前記メモ
リセル領域を駆動するための駆動回路部を設け、前記駆
動回路部を構成するトランジスタを前記ダミーセル領域
内に配置したことを特徴とする半導体記憶装置。 - 【請求項２】 情報を記憶するメモリセルを行・列に配
置してなるメモリセル領域と、それぞれ前記メモリセル
を構成するトランジスタと同一動作原理のトランジスタ
を含む複数のダミーセルを前記メモリセル領域の周辺に
配置してなり、この半導体記憶装置の製造工程中のフォ
トリソグラフィ工程においてフォトレジストパターン形
成の際の定常波に起因する転写精度低下を防止するため
のダミーセル領域と、前記メモリセル領域を駆動するた
めに前記ダミーセル領域の周辺に配置された駆動回路部
とを有する半導体記憶装置において、 前記ダミーセル領域内に配置されたトランジスタに、前
記駆動回路部が行うべき回路動作の実現に要する電気的
動作をなさしめて、前記トランジスタを前記駆動回路部
のトランジスタとして用いることを特徴とする半導体記
憶装置。 - 【請求項３】 情報を記憶するメモリセルを行・列に配
置してなるメモリセル領域と、それぞれ前記メモリセル
を構成するトランジスタと同一型のトランジスタを含む
複数のダミーセルを前記メモリセル領域の周辺に配置し
てなり、この半導体記憶装置の製造工程中のフォトリソ
グラフィ工程においてフォトレジストパターン形成の際
の定常波に起因する転写精度低下を防止するためのダミ
ーセル領域と、前記メモリセル領域を駆動するために前
記ダミーセル領域の周辺に配置された駆動回路部とを有
する半導体記憶装置において、 前記ダミーセル領域を構成するダミーセルに情報記憶機
能を持たせ、前記ダミーセル領域を前記メモリセル領域
に対するリダンダンシーセル領域として用いることを特
徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれかに記載した半
導体記憶装置において、 前記メモリセル領域のメモリセル及び前記ダミーセル領
域のダミーセルは、絶縁ゲート型電界効果型トランジス
タを用いた１トランジスタ、１キャパシタ構成のスタッ
クトキャパシタ構造であり、前記ダミーセルを構成する
絶縁ゲート型電界効果型トランジスタは、前記セル領域
におけるメモリセルの配列ピッチと同一のピッチで、少
なくとも一列以上配列されていることを特徴とする半導
体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 前記ダミーセルの絶縁ゲート型電界効果型トランジスタ
は、前記ダミーセルのスタックトキャパシタを構成する
スタック電極部の下部に配置され、電流経路の一端が前
記メモリセル領域のデジット線に接続し、電流経路の他
端が前記駆動回路部を構成するセンスアンプのデジット
線に接続し、ゲート電極はワード線に接続することを特
徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 前記前記ダミーセルを構成する絶縁ゲート型電界効果型
トランジスタの前記駆動回路部への接続は、前記スタッ
ク電極部に用いられている配線より下層の部位に存在す
る配線層を用いることを特徴とする半導体記憶装置。
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- 1997-11-17 US US08/971,747 patent/US5945702A/en not_active Expired - Lifetime
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