KR100510467B1 - 웨이퍼상에 물반점 형성이 방지되는 커패시터하부전극 형성방법 - Google Patents

웨이퍼상에 물반점 형성이 방지되는 커패시터하부전극 형성방법 Download PDF

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Abstract

커패시터의 하부 전극 표면에 HSG(Hemispherical Grain)를 형성하기 전에 하부 전극 표면을 습식 세정할 때 웨이퍼상에 물반점이 형성되는 것을 방지하는 커패시터 하부 전극 형성 방법에 관하여 개시한다. 본 발명에서는 웨이퍼상의 칩 영역 및 그 주위의 외곽 영역 전면에 도전층을 형성하고, 상기 도전층 위에 포토레지스트막을 형성하고, 상기 포토레지스트막중 상기 칩 영역에서 하부 전극 형성에 필요한 부분만을 노출시키는 레티클을 사용하여 상기 포토레지스트막을 부분적으로 노광시키고, 상기 부분적으로 노광된 포토레지스트막중 칩 영역을 제외한 외곽 부분을 전면적으로 노출시키는 레티클을 사용하여 상기 포토레지스트막중 외곽 부분을 노광시키고, 상기 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 외곽 부분에는 상기 도전층이 남아있지 않은 상태로 상기 칩 영역에 하부 전극 패턴을 형성한다.

Description

웨이퍼상에 물반점 형성이 방지되는 커패시터 하부 전극 형성 방법{Method for forming lower electrode of capacitor for preventing formation of water mark on wafer}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 커패시터의 하부 전극 표면에 HSG(Hemispherical Grain)를 형성하기 전에 하부 전극 표면을 습식 세정할 때 웨이퍼상에 물반점이 형성되는 것을 방지하는 커패시터 하부 전극 형성 방법에 관한 것이다.
반도체 제조 공정중 커패시터의 하부 전극을 형성할 때 커패시턴스를 증대시키기 위한 방법으로서 하부 전극 표면에 HSG를 형성하는 방법을 많이 이용한다.
HSG 형성 공정은 실리콘 표면의 오염 정도에 민감하게 영향을 받는다. 따라서, 하부 전극을 형성한 후 하부 전극 표면에 HSG를 형성하기 전에 행해지는 세정 공정은 연속적으로 이루어진다. 이 세정 공정에서, 세정 후 웨이퍼 표면상에서 수분을 완전하게 제거하지 못한 경우에는 웨이퍼상에 물반점이 형성된다. 이와 같이 물반점이 형성된 상태로 하부 전극 표면에 HSG를 형성하는 공정을 진행하면 HSG가 형성되지 않아야 할 부분, 예를 들면 산화막 위에도 물반점이 남아 있는 부분에서 HSG가 성장되어 HSG 브릿지에 의하여 단락 현상이 발생될 수 있다.
특히, 웨이퍼상에 소수성(疏水性) 막과 친수성(親水性) 막이 공존할 때에는, 웨이퍼의 세정 후에 웨이퍼 표면에 물반점이 더욱 잘 생긴다. 주로 폴리실리콘으로 형성되는 각 하부 전극 패턴은 소수성이고, 각 하부 전극 패턴 사이에는 절연막으로서 친수성인 산화막이 존재한다. 따라서, 하부 전극 패턴을 형성하고 난 후 HSG 형성 공정을 진행하기 전의 웨이퍼에서는 물반점 형성 가능성이 높아진다.
상기와 같은 물반점이 형성되는 것을 방지하기 위하여, 세정 후 드라이 방식으로서 기존의 스핀 드라이 방식 대신 IPA(Isopropyl alcohol) 증기를 이용한 드라이 방식을 이용하고 있다. IPA 증기를 이용한 드라이 방식에서는 IPA 증기가 미세한 패턴 속에 남아 있는 수분과도 반응하여 기화되므로 수분 제거 효과가 우수하다.
그러나, 하부 전극 패턴의 두께가 점차 높아지고 패턴의 모양이 다양해짐에 따라 웨이퍼상에 남아 있는 수분을 완전히 제거하기 어려운 부분이 존재하게 되고, 이와 같은 부분에서는 IPA 증기에 의한 드라이 방식을 이용하여도 웨이퍼상에 물반점이 남아서 산화막 위에 HSG가 형성되는 문제가 발생된다.
본 발명의 목적은 커패시터의 하부 전극 표면에 HSG를 형성하기 전에 하부 전극 표면을 습식 세정할 때 웨이퍼상에 물반점이 형성되는 것을 방지할 수 있는 커패시터 하부 전극 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 웨이퍼상의 칩 영역 및 그 주위의 외곽 영역 전면에 도전층을 형성하는 단계와, 상기 도전층 위에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막중 상기 칩 영역에서 하부 전극 형성에 필요한 부분만을 노출시키는 레티클을 사용하여 상기 포토레지스트막을 부분적으로 노광시키는 단계와, 상기 부분적으로 노광된 포토레지스트막중 칩 영역을 제외한 외곽 부분을 전면적으로 노출시키는 레티클을 사용하여 상기 포토레지스트막중 외곽 부분을 노광시키는 단계와, 상기 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 외곽 부분에는 상기 도전층이 남아있지 않은 상태로 상기 칩 영역에 하부 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법을 제공한다.
상기 하부 전극 패턴 형성 후에, 상기 하부 전극 패턴이 형성된 웨이퍼를 세정하는 단계와, 상기 하부 전극 패턴의 표면에 HSG를 형성하는 단계를 더 포함한다.
본 발명에 의하면, 하부 전극을 형성하고 세정 공정을 행한 후 상기 하부 전극 표면에 HSG를 형성할 때, 산화막상에는 물반점이 남아있지 않으므로 HGS가 형성되지 않고 하부 전극상의 원하는 부분에서만 효과적으로 HSG를 형성할 수 있으므로, HSG 브릿지에 의한 단락 현상과 같은 문제를 방지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
IPA 증기를 이용한 건조 방식에서 현재 주로 사용되고 있는 수분 제거 메카니즘은 두 가지이다. 그 중 한 가지는 기화된 IPA가 수분과 혼합되어 그 무게가 증가됨으로써 중력을 받게 되어 떨어져 내리는 것이다. 다른 한 가지 메카니즘에서는 IPA가 혼합된 수분은 증기압이 높아져서 쉽게 증발되는 것을 이용하여 건조기 내의 온도를 약 80??로 유지하여 IPA가 혼합된 수분을 증발시키는 것이다.
그러나, 수분과 웨이퍼 표면과의 표면 장력이 큰 경우에는 상기와 같은 메카니즘으로도 웨이퍼상의 수분을 완전히 제거하기 어렵고, 그에 따라 웨이퍼 표면에 물반점이 형성된다.
커패시터의 하부 전극을 형성하기 위하여 식각 마스크로서 포지티브형 포토레지스트를 사용하여 웨이퍼상에서 폴리실리콘층을 패터닝할 때, 포토레지스트막중 노광된 부분만 제거되어 마스크 패턴이 형성된다. 통상의 경우에는 웨이퍼상의 칩 영역만 노광될 수 있는 레티클을 사용하여 노광을 행하여 칩 영역에서만 폴리실리콘층의 식각이 이루어지고, 칩 영역을 제외한 웨이퍼의 외곽 부분에서는 폴리실리콘층 위의 포토레지스트막이 노광되지 않는다. 그 결과, 하부 전극 패터닝을 위한 식각 공정이 끝난 후 포토레지스트 패턴을 스트립하고 나면 웨이퍼의 외곽 부분에서는 폴리실리콘층이 그대로 남아 있게 된다.
상기와 같이 웨이퍼의 외곽 부분에서 폴리실리콘층이 그대로 남아 있는 상태로 세정 공정을 진행할 때, 마지막 세정 단계로서 HF를 사용하여 세정한 후 건조 단계를 행하면 소수성 막인 하부 전극 패턴들중 에지 부분에 있는 하부 전극 패턴들의 표면에 있던 수분이 흘러내리면서 처음 만나는 친수성 막과의 계면에 모이게 된다. 웨이퍼의 플랫 존(flat zone)이 바닥을 향하도록 웨이퍼를 위치시킨 후 웨이퍼의 세정 공정을 행하는 경우에 웨이퍼 외곽 부분에 남아 있는 폴리실리콘층과 칩 영역의 에지 부분에 있는 하부 전극 패턴들과의 사이의 계면에 수분이 모이기 쉽다. 따라서, 웨이퍼 외곽 부분에 있는 폴리실리콘층과 칩 영역의 에지 부분에 있는 하부 전극 패턴들과의 사이의 계면은 물반점 형성에 가장 취약한 부분이 된다.
또한, 하부 전극 패턴을 형성하기 위하여 건식 식각 공정을 행할 때 로딩 효과(loading effect)에 의하여 하부 전극 패턴에서 언더컷 현상이 발생되어 하부 전극 패턴이 손상되는 일이 빈번하게 발생된다. 따라서, 이와 같은 현상을 방지하기 위하여, 통상적으로 칩 영역중 각각의 셀 영역과 주변 회로 영역과의 사이에 실제로는 사용되지 않는 하부 전극 더미 패턴을 형성한다. 이와 같은 하부 전극 더미 패턴은 통상적으로 상기 셀 영역을 완전히 포위하는 울타리 형상으로 형성한다. 따라서, 상기 셀 영역에 고여 있는 수분이 소수성 하부 전극 더미 패턴으로 둘러싸이게 되어 큰 표면 장력을 받게 된다. 따라서, 이와 같은 부분은 세정 공정 후에 물반점에 취약한 부분이 된다.
따라서, 본 발명에서는 상기와 같은 현상을 방지하기 위하여 커패시터의 하부 전극 표면에 HSG를 형성하기 전에 하부 전극 표면을 습식 세정할 때 웨이퍼상에 물반점이 형성되는 것을 효과적으로 방지하는 방법을 제공한다. 그 구체적인 방법들을 다음에 상세히 설명한다.
도 1 내지 도 5는 본 발명의 실시예에 의한 커패시터 하부 전극 형성 방법을 설명하기 위한 도면들이다.
도 1에 개략적으로 도시한 웨이퍼의 상면도를 참조하면, 본 발명의 제1 실시예에 따른 커패시터 하부 전극 형성 방법에서는 하부 전극 패턴 형성을 위한 폴리실리콘층의 식각시 복수의 칩(12)이 형성되는 칩 영역(13)에서 뿐 만 아니라 웨이퍼(10)상의 칩 영역(13) 주위에 있는 외곽 부분(14)에도 노광을 행하여, 하부 전극 패턴이 형성될 때 상기 외곽 부분(14)에서는 폴리실리콘층이 남아있지 않도록 한다.
그 구체적인 방법을 도 2 내지 도 5를 참조하여 설명한다.
도 2를 참조하면, 트랜지스터 등과 같은 소정의 패턴들이 형성되어 있는 웨이퍼(10)상의 칩 영역 및 그 주위의 외곽 영역 전면에 도전성 폴리실리콘층(20)을 형성하고, 그 위에 포토레지스트막(30)을 형성한다.
도 3을 참조하면, 상기 웨이퍼(10)상의 칩 영역에서 하부 전극 패턴을 형성하기 위하여, 상기 포토레지스트막(30)중 웨이퍼(10)상의 칩 영역에서 하부 전극 형성에 필요한 부분만을 노출시키는 레티클을 사용하여 상기 포토레지스트막(30)을 부분적으로 노광시킨다.
도 4를 참조하면, 상기 부분적으로 노광된 포토레지스트막(30)을 포함하는 웨이퍼(10)상에서 칩 영역을 제외한 외곽 부분을 전면적으로 노출시키는 레티클을 사용하여 상기 포토레지스트막(30)중 외곽 부분을 전면적으로 노광시킨다.
그 후, 통상의 방법에 의하여 상기 노광된 포토레지스트막(30)을 현상하여 포토레지스트 패턴(도시 생략)을 형성하고, 이를 식각 마스크로 하여 상기 폴리실리콘층(20)을 식각한 후, 마스크로 사용된 상기 포토레지스트 패턴을 제거하면, 도 5에 개략적으로 일부만을 강조하여 도시한 바와 같이 상기 웨이퍼(10)상의 외곽 부분에는 폴리실리콘층이 남아있지 않게 되고, 상기 칩 영역에만 폴리실리콘으로 이루어지는 하부 전극 패턴(20a)이 형성된다.
그 후, 상기 하부 전극 패턴(20a)이 형성된 웨이퍼를 세정한 후, 상기 하부 전극 패턴(20a)의 표면에 HSG를 형성하여 표면적이 증가된 하부 전극을 형성한다.
상기 실시예 1에서와 같이 커패시터의 하부 전극을 패터닝할 때 웨이퍼의 외곽 부분에서 포토레지스트막에 대하여 전면 노광을 행하여 외곽 부분에는 폴리실리콘층을 완전히 제거함으로써, 웨이퍼 외곽 부분과 칩 영역의 에지 부분에 있는 하부 전극 패턴들과의 사이의 계면에서 수분이 고이는 것이 방지되어 물반점이 형성되는 것을 방지할 수 있다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 웨이퍼의 외곽 부분과 칩 영역과의 사이의 계면에서 수분이 고이는 것이 방지되므로, 하부 전극 형성 후 세정 공정이 완료되었을 때 물반점이 형성되지 않는다.
따라서, 하부 전극을 형성하고 세정 공정을 행한 후 상기 하부 전극 표면에 HSG를 형성할 때, 산화막상에는 물반점이 남아있지 않으므로 HGS가 형성되지 않고 하부 전극상의 원하는 부분에서만 효과적으로 HSG를 형성할 수 있으므로, HSG 브릿지에 의한 단락 현상과 같은 문제를 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 5는 본 발명의 실시예에 따른 커패시터 하부 전극 형성 방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 웨이퍼, 12 : 칩
13 : 칩 영역, 14 : 외곽 부분
20 : 도전성 폴리실리콘층, 30 : 포토레지스트막
20a : 하부 전극 패턴

Claims (3)

  1. 웨이퍼상의 칩 영역 및 그 주위의 외곽 영역 전면에 도전층을 형성하는 단계와,
    상기 도전층 위에 포토레지스트막을 형성하는 단계와,
    상기 포토레지스트막중 상기 칩 영역에서 하부 전극 형성에 필요한 부분만을 노출시키는 레티클을 사용하여 상기 포토레지스트막을 부분적으로 노광시키는 단계와,
    상기 부분적으로 노광된 포토레지스트막중 칩 영역을 제외한 외곽 부분을 전면적으로 노출시키는 레티클을 사용하여 상기 포토레지스트막중 외곽 부분을 노광시키는 단계와,
    상기 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 외곽 부분에는 상기 도전층이 남아있지 않은 상태로 상기 칩 영역에 하부 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  2. 제1항에 있어서, 상기 도전층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
  3. 제1항에 있어서, 상기 하부 전극 패턴 형성 후에
    상기 하부 전극 패턴이 형성된 웨이퍼를 세정하는 단계와,
    상기 하부 전극 패턴의 표면에 HSG를 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 하부 전극 형성 방법.
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