KR0135246B1 - 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법에 있어서, 제1폴리실리콘막(4)을 기판(1)의 활성영역(3)에 콘택시키고 상기 제1폴리실리콘막(4) 상부에 산화막(5)과 감광막을 차례로 형성하는 단계; 위상반전 마스크를 사용하여 상기 감광막을 노광시켜 환형의 감광막패턴(6)을 형성하는 단계; 환형으로 형성된 상기 감광막패턴(6)을 식각 마스크로 하여 하부의 상기 산화막(5)과 제1폴리실리콘막(4)을 식각하는 단계; 상기 식각으로부터 잔류되어 있는 상기 산화막(5)과 제1폴리실리콘막(4)의 측벽에 스페이서 제2폴리실리콘막(8)을 형성하고 산화막(5)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 형성방법에 관한 것이다.

Description

미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법

제1a도는 본 발명의 일실시예에 따른 이중실린더 전하저장전극을 형성하기 위한 위상반전 포토마스크 평면도.

제2도는 제1도의 포토마스크 A-A'선을 투과하는 빛의 강도 분포도.

제3도는 제1도의 포토마스크 B-B'선을 투과하는 빛의 강도 분포도.

제4도는 제1도의 포토마스크를 이용하여 현상된 감광막패턴의 평면도.

제5도는 제1도의 포토마스크를 이용하여 현상된 감광막패턴의 C-C'선을 따른 단면도.

제6a도 내지 제6d도는 제1도의 포토마스크를 사용하여 현상된 감광막패턴을 사용하여 이중실린더 전하저장전극을 형성하는 공정 단면도.

제7도는 제1도의 전하저장전극 패턴이 배열되어 있는 포토마스크의 평면도.

제8도는 제7도의 포토마스크에 의해 현상된 감광막패턴이 SEM사진.

제9도는 본 발명의 다른 실시예에 따른 이중실린더 전자저장전극 형성을 위한 위상반전 포토마스크 평면도.

제10도는 제9도의 포토마스크 A-A'선을 투과하는 빛의 강도 분포도.

제11도는 제9도의 포토마스크를 이용하여 현상된 감광막패턴의 평면도.

제12a도 내지 제12d도는 제9도의 포토마스크를 사용하여 현상된 감광막패턴을 사용하여 이중실린더 전하저장전극을 형성하는 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2, 5 : 산화막

3 : 활성역역 4, 7 : 폴리실리콘막

6 : 감광막패턴 8 : 스페이서 폴리실리콘막

본 발명은 이중실린더형 전하저장전극 형성방법에 관한 것으로, 특히 위상반전 마스크를 이용한 환형 감광막패턴을 현상하여 DRAM의 캐패시터용량을 충분히 확보하는 전하저장전극 형성방법에 관한 것이다.

일반적으로, DRAM은 소자의 집적도가 증가함에 따라 셀면적이 감소하여 충분한 캐패시턴스를 확보하기 위하여 트랜치(trench), 핀(fin), 실린더형으로 캐패시터 구조를 변형함으로써 캐패시터 면적을 증가하는 방법과 TaO₅등과 같이 기존의 ONO(Oxide-Nitride-Oxide)막 보다 유전상수가 큰 물질은 개발하여 캐패시턴스를 높이는 방법이 연구되어 오고 있다.

종래의 메모리 소자 캐패시터 형성방법은 크롬패턴으로 이루어진 포토마스크를 사용하여 리소그라피(lithography) 공정으로 감광막패턴을 형성한 후 이 감광막패턴을 식각 마스크로 하여 실린더형의 전하저장전극을 형성하여 왔다.

그러나 상기 종래의 전하저장전극 형성방법은 고집적화되는 메모리 소자의 캐패시터 면적을 충분히 확보하여야 하는 점에 있어서 미세패턴을 얻는 것이 필요하나 빛의 파장에 따른 한계가 있었다. 그리고 실린더형 전하저장전극을 형성하는데 있어서 주로 단일 실린더형, 또는 그 이외의 다른 많은 형태의 전하저장전극을 사용하여 왔지만 아직까지 충분히 확보한 캐패시턴스를 얻을 수가 없어 고집적 메모리 소자의 제조에서 가장 큰 어려운 문제점으로 남아 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 크롬패턴을 사용하지 않고 위상반전물질은 사용한 마스크를 제작하여 미세한 환형패턴을 형성함으로써, 이중실린더형의 감광막패턴을 손쉽게 형성하고, 이 이중실린더형의 감광막을 전자저장전극의 표면적을 넓히는데 사용하여 메모리 소자의 고집적을 가능하게 하는 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법에 있어서, 제1전하저장전극을 기판의 활성영역에 콘택시키고 상기 제1전하저장전극 상부에 절연막과 감광막을 차례로 형성하는 단계; 환형으로 형성된 상기 감광막패턴을 식각 마스크로 하여 하부의 상기 절연막과 제1전하저장전극을 식각하는 단계; 상기 식각으로 부터 잔류되어 있는 상기 절연막과 제1전하저장전극의 측벽에 스페이서 제2전하저장전극을 형성하고 절연막을 제거하는 단게를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제1도 내지 제8도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면 다음과 같다.

먼저, 본 발명을 구현하기 위한 마스크는 위상반전물질의 주변부에서만 광의 상쇄간섭이 일어나 광의 강도가 소멸되는 특징을 가지고 있다. 즉, 제1도에 도시된 바와 같은 위상반전물질을 석영기판에 형성하거나, 또는 석영기판의 일부를 식각하여 패턴을 형성한 위상반전 마스크를 사용하여 감광막을 노과시키면 제2도 및 제3도와 같은 광 분포를 갖게 된다. 즉, 제2도는 제1도의 포토마스크 A-A'선을 투과하는 빛의 강도를, 제3도는 제1도의 포토마스크 B-B'선을 투과하는 빛의 강도 분포를 나타낸 도면으로, 위상반전물질이 형성되어 있는 경계부에서의 광은 위상이 반전되어 상쇄간섭이 발생함으로써 매우 낮은 강도를 갖게 된다. 이때 도면 제2도 및 제3도의 점선은 감광막을 노광시키는 임계 강도를 나타내는 선으로 점선 아래의 강도에서는 감광막이 현상되지 않는다.

제4도는 제1도의 위상반전 마스크를 이용하여 현상된 감광막패턴을 도시한 것으로, 도면의 C부분은 제2도에서 나타난 바와 같이 노광 에너지가 임계강도 보다 높기 때문에 제거된 것으로, 결국 감광막패턴이 환형모양을 갖게 되는데, 제5도는 제4도의 포토마스크를 이용하여 현상된 감광막패턴의 C-C'선을 따른 단면도를 나타내고 있다.

이렇게 현상된 환형모양의 감광막패턴을 사용하여 이중실린더형의 전하저장전극을 형성하는 방법을 도면 제6a도 내지 제6d도를 통하여 상세히 설명한다.

편의상 제6a도 내지 제6d도는 제4도의 C-C'선을 따른 감광막패턴을 단면도로 하여 이중실린더를 형성하는 공정을 보여주고 있다.

먼터, 제6a도와 같이 기판(1) 상부에 산화막(2)을 형성하고, 산화막(2)에 콘택홀을 형성한 후 기판(1)의 활성영역(3)에 폴리실리콘막(4)을 콘택시킨다. 그리고 전체구조 상부에 산화막(5)을 형성하고 감광막을 형성한 후 상기 제1도의 위상반전 마스크를 사용하여 제4도에 도시되어 있는 감광막패턴(6)을 형성한다.

이어서, 제6b도와 같이 감광막패턴(6)을 식각 마스크로 하여 산화막(5)과 폴리실리콘막(4)을 차례로 식각한후 전체구조 상부에 폴리실리콘막(7)을 형성한다.

그리고, 제6c도와 같이 폴리실리콘막(7)을 비등방성 식각하여 스페이서 폴리실리콘막(8)을 형성한 후 제6d도와 같이 산화막(5)을 제거하여 이중실린더형의 전하저장전극을 형성한다.

더욱이, 제7도에 다수의 전하저장전극 패턴이 형성되어 있는 본 발명에서 사용된 포토마스크의 평면도를 나타내었고, 제8도에는 제7도의 포토마스크에 의해 현상된 감광막패턴의 SEM사진을 나타내었다. 도면 제7도는 셀의 크기가 0.5㎛×1.0㎛이고, 디자인룰(design role)이 0.25㎛인 256M DRAM에 적용하기 위한 평면도이다. 제8도는 제7도의 마스크를 사용하여 형성된 캐패시터의 전하저장전극을 보여주고 있는데, 환형모양의 미세한 패턴이 형성되어 있음을 알 수 있다. 그리고, 이때 사용된 광원은 KrF레이저, 즉 파장이 248nm였다.

특히, 도면 제4도에 도시된 바와 같이 도면부호 C 지역이 콘택위치(도면부호 D)에 위치하는 경우 공정상 어려움이 발생할 수 있다. 즉, 캐패시터가 활성영역과 정확히 콘택이 이루어지지 않은 콘택불량이 이루어질 수 있기 때문에 도면에 도시된 바와 같이 돌출부(도면부호 E)를 형성하여 이 돌출부(E)에서 콘택이 이루어지도록 한다. 이는 위상반전 마스크의 폭이 사용하는 광원의 파장보다 큰 경우는 둘로 갈라져 두 패턴이 혀성되게 되고 사용하는 파장과 비슷하거나 작은 경우는 둘로 갈라져 형성되지 않는 원리를 이용하여 설계를 최적화함으로써 소자에 적합한 콘택을 형성할 수 있다. 본 실시예에서는 제1도에 도시된 바와 같이 A-A'는 넓은 폭을 갖도록 하였고, B-B'는 좁은 폭을 가지게 하여 B-B'의 좁은 폭이 이루는 영역에서 기판의 활성영역과 캐패시터가 콘택되도록 하였다.

이어서, 본 발명에 따른 다른 실시예를 제9도 내지 제12도를 통하여 상세히 설명하며 다음과 같다.

제9도는 상기 일실시예에서 설명한 바와 같이 콘택을 위한 돌출부를 형성하지 않은 것으로, 직사각형의 위상반전물질로 이루어진 마스크패턴을 보여주고 있다.

제10도는 제9도의 포토마스크 A-A'선을 투과하는 빛의 강도 분포를 나타낸 것으로, 이에 대한 감광막패턴은 제11도에 도시되어 있다.

상기 제11도의 감광막패턴을 이용한 전하저장전극 제조방법을 살펴보면, 제6a도 내지 제6d도와 동일부호는 동일명칭을 나타내고 있다.

본 발명의 다른 실시예에서도 상기 일실시예의 제6a도 내지 제6d도에 설명한 바와 같은 동일한 공정을 수행한다. 그러나, 일실시예에서와 같이 위상반전물질에서의 돌출부를 형성하지 않았기 때문에 기판과 콘택을 이루고 있는 폴리실리콘막의 콘택부위의 중앙에 감광막패턴이 위치하여야 한다. 더욱이 제12b도에서 알 수 있듯이 감광막패턴(6)을 식각 마스크로 이용하여 산화막(5) 및 폴리실리콘막(4)을 식각할때 콘택을 이루고 있는 폴리실리콘막(4)이 단락되는 현상이 발생하지 않도록 식각속도를 조절하여야 한다.

상기와 같이 이루어지는 본 발명은 간단히 위상반전 마스크를 이용하여 미세환형패턴을 갖는 이중실린더형 캐패시터를 손쉽게 형성하고, 또한 콘택을 이루는 지역은 이중실린더의 돌출부에서 형성되도록 함으로써 이중실린더형 캐패시터에서 어려운 문제점으로 대두되었던 콘택불량을 해소할 수 있어 전하저장전극의 표면적이 20 내지 80% 증가된 고집적 반도체 메모리 소자를 제조할 수 있는 효과가 있다.

Claims (2)

1. 미세환형패턴을 이용한 이중실린더 전하저장전극 형성방법에 있어서, 제1폴리실리콘막(4)을 기판(1)의 활성영역(3)에 콘택시키고 상기 제1폴리실리콘막(4) 상부에 산화막(5)과 감광막을 차례로 형성하는 단계; 위상반전 마스크를 사용하여 상기 감광막을 노광시켜 환형의 감광막패턴(6)을 형성하는 단계; 환형으로 형성된 상기 감광막패턴(6)을 식각 마스크로 하여 하부의 상기 산화막(5)과 제1폴리실리콘막(4)을 식각하는 단계; 상기 식각으로부터 잔류되어 있는 상기 산화막(5)과 제1전하저장전극(4)의 측벽에 스페이서 제2전하저장전극(8)을 형성하고 절연막(5)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 위상반전 마스크는 일방향으로 돌출부(E)를 형성하여 상기 돌출부(E)가 상기 제1전하저장전극(4)이 기판(1)과 콘택을 이루는 영역에 위치하도록 하는 것을 특징으로 하는 전하저장전극 형성방법.