JP2000150828A - 電子デバイス並びに半導体装置、及び電極形成方法 - Google Patents
電子デバイス並びに半導体装置、及び電極形成方法Info
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- 238000000034 method Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 本発明は、メモリセル内ビット線のセルアレ
イ外部への引き出し部分において、ビット線間の短絡を
起こすことなく、ビット線の細り及び断線を防ぐことが
でき、歩留まりを改善できる電子デバイス並びに半導体
装置、及び電極形成方法を提供することを課題とする。 【解決手段】 周期的に配列された配線の疎密が異なる
領域において、疎な配線パターンの一部の線幅を広く形
成し、また配線パターンの線幅が広くなっている部分
を、密な配線領域から一定の間隔をおいて形成する。
イ外部への引き出し部分において、ビット線間の短絡を
起こすことなく、ビット線の細り及び断線を防ぐことが
でき、歩留まりを改善できる電子デバイス並びに半導体
装置、及び電極形成方法を提供することを課題とする。 【解決手段】 周期的に配列された配線の疎密が異なる
領域において、疎な配線パターンの一部の線幅を広く形
成し、また配線パターンの線幅が広くなっている部分
を、密な配線領域から一定の間隔をおいて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電極形成技術に関
し、特に、微細な配線を備えた電子デバイス並びに半導
体装置、及び電極形成方法に関する。
し、特に、微細な配線を備えた電子デバイス並びに半導
体装置、及び電極形成方法に関する。
【０００２】
【従来の技術】図４は、一般的なＤＲＡＭのセルアレイ
内ビット線とその下に配置されるワード線の平面レイア
ウト図である。一般に、ＤＲＡＭのセルアレイ内のビッ
ト線２，３”は最小基準寸法のライン幅Ａ／スペース
Ａ’で周期的に密に配列され、セルアレイ端部でその半
数であるビット線３”が外側へ引き出され周辺回路部へ
連続的に続くように配置されている。従って、メモリセ
ルアレイの外側では周期性が変わりビット線の密度は半
分になっている。周辺領域でビット線３はコンタクト４
によって下方の拡散層（図示せず）に接続されている。
内ビット線とその下に配置されるワード線の平面レイア
ウト図である。一般に、ＤＲＡＭのセルアレイ内のビッ
ト線２，３”は最小基準寸法のライン幅Ａ／スペース
Ａ’で周期的に密に配列され、セルアレイ端部でその半
数であるビット線３”が外側へ引き出され周辺回路部へ
連続的に続くように配置されている。従って、メモリセ
ルアレイの外側では周期性が変わりビット線の密度は半
分になっている。周辺領域でビット線３はコンタクト４
によって下方の拡散層（図示せず）に接続されている。
【０００３】また、従来の配線パターンの形成方法とし
て、例えば、特開平５−２８３４３７号公報（第１従来
技術）、特開平６−１７５３４８号公報（第２従来技
術）が開示されている。
て、例えば、特開平５−２８３４３７号公報（第１従来
技術）、特開平６−１７５３４８号公報（第２従来技
術）が開示されている。
【０００４】第１従来技術は、能動層領域上において、
ソース電極とドレイン電極でゲート電極をはさむ構造の
トランジスタのゲートパターンの形成方法であって、能
動層領域の外側で、かつソース電極およびドレイン電極
近傍でゲート電極をはさむ構造のダミーパターンを、ソ
ース・ドレイン電極メタルでソース電極およびドレイン
電極と同じ厚さに形成した後、その上にフォトレジスト
膜を形成し、このフォトレジスト膜をパターニングして
ゲートパターンを形成する。また ダミーパターンは、
ソース・ドレイン電極メタルに代えてショットキーメタ
ルで形成し、ダミーパターンは、ソース・ドレイン電極
メタルに代えて絶縁物で形成する。すなわち、ソース・
ドレイン電極近傍にソース・ドレイン電極メタルによ
る、ソース・ドレイン電極と同じ厚さのダミーパターン
を設けた結果、能動層領域のゲートフィンガーパターン
の寸法を均一に、しかも細く形成でき、工程数を増やす
ことなく、容易に形成が可能であること、また、ダミー
パターンにショットキーメタルを用いたことにより、ガ
ードリング効果によりトランジスタ特性が向上する効果
があること、さらに、ダミーパターンに絶縁物を用いた
ので、ダミーパターンを加えたことによる漏れ電流によ
るトランジスタ劣化要因を考慮する必要がなく、ひいて
はゲート長短縮の効果による特性向上分のすべてが反映
されることが開示されている。
ソース電極とドレイン電極でゲート電極をはさむ構造の
トランジスタのゲートパターンの形成方法であって、能
動層領域の外側で、かつソース電極およびドレイン電極
近傍でゲート電極をはさむ構造のダミーパターンを、ソ
ース・ドレイン電極メタルでソース電極およびドレイン
電極と同じ厚さに形成した後、その上にフォトレジスト
膜を形成し、このフォトレジスト膜をパターニングして
ゲートパターンを形成する。また ダミーパターンは、
ソース・ドレイン電極メタルに代えてショットキーメタ
ルで形成し、ダミーパターンは、ソース・ドレイン電極
メタルに代えて絶縁物で形成する。すなわち、ソース・
ドレイン電極近傍にソース・ドレイン電極メタルによ
る、ソース・ドレイン電極と同じ厚さのダミーパターン
を設けた結果、能動層領域のゲートフィンガーパターン
の寸法を均一に、しかも細く形成でき、工程数を増やす
ことなく、容易に形成が可能であること、また、ダミー
パターンにショットキーメタルを用いたことにより、ガ
ードリング効果によりトランジスタ特性が向上する効果
があること、さらに、ダミーパターンに絶縁物を用いた
ので、ダミーパターンを加えたことによる漏れ電流によ
るトランジスタ劣化要因を考慮する必要がなく、ひいて
はゲート長短縮の効果による特性向上分のすべてが反映
されることが開示されている。
【０００５】図５は、第２従来技術の配線パターンを示
す概略図である。図５に示すように、第２従来技術は、
レジストパタンの形成方法であって、投影露光に使用す
るホトマスクのパタンの一部に、解像すべき第１のパタ
ン５の短寸法ＷがＷ＝λ／（２×ＮＡ）以下（但し、λ
＝露光波長，ＮＡ＝投影レンズの開口数）であり、第１
のパタンに接続して配列された第２のパタン６との間に
段差がＷ／３以上存在する合成図形パタンの時、接続部
より第１のパタン側の一部の短寸法線幅を少なくとも片
側ａ×Ｗ（但し、０．０７≦ａ≦０．２８）だけ広げた
パタン７を含み、また、投影露光の照明のコヒーレント
係数が０．４ 以下であり、ホトマスクが透過光の位相
をコントロールした位相シフトマスクである。これによ
り、通常のマスクでは解像限界以下のパタンを位相シフ
トマスクを用いて形成する場合に問題となる寸法変化部
分でのパタン寸法細りを防止でき、実素子の製造で用い
られる複雑なパタンでも解像限界付近のパタンを用いる
ことができ、また、このマスクを用いて半導体素子を作
成した結果、従来型のマスクに比べパタンの微細化が実
現でき素子面積の縮小化が実現できることが開示されて
いる。
す概略図である。図５に示すように、第２従来技術は、
レジストパタンの形成方法であって、投影露光に使用す
るホトマスクのパタンの一部に、解像すべき第１のパタ
ン５の短寸法ＷがＷ＝λ／（２×ＮＡ）以下（但し、λ
＝露光波長，ＮＡ＝投影レンズの開口数）であり、第１
のパタンに接続して配列された第２のパタン６との間に
段差がＷ／３以上存在する合成図形パタンの時、接続部
より第１のパタン側の一部の短寸法線幅を少なくとも片
側ａ×Ｗ（但し、０．０７≦ａ≦０．２８）だけ広げた
パタン７を含み、また、投影露光の照明のコヒーレント
係数が０．４ 以下であり、ホトマスクが透過光の位相
をコントロールした位相シフトマスクである。これによ
り、通常のマスクでは解像限界以下のパタンを位相シフ
トマスクを用いて形成する場合に問題となる寸法変化部
分でのパタン寸法細りを防止でき、実素子の製造で用い
られる複雑なパタンでも解像限界付近のパタンを用いる
ことができ、また、このマスクを用いて半導体素子を作
成した結果、従来型のマスクに比べパタンの微細化が実
現でき素子面積の縮小化が実現できることが開示されて
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、リソグ
ラフィー上、メモリセル内のような解像限界に近い微細
な密パターンの加工に必要となる露光条件では疎なパタ
ーン付近の光強度が相対的に強まりオーバー露光条件と
なる。これによりレジストパターンの細り、解像不良が
発生しやすくなるため、第１従来技術では、配線の周囲
下方に下地ダミーパターンを置くものであるが、図４の
ように配線の疎密を問題とする場合には適用困難である
という問題点があった。また、メモリセル内ビット線の
セルアレイ外部への引き出し部分において、図４に点線
で示したようなビット線の細りや断線が発生し、歩留ま
りが低下するという問題点があった。
ラフィー上、メモリセル内のような解像限界に近い微細
な密パターンの加工に必要となる露光条件では疎なパタ
ーン付近の光強度が相対的に強まりオーバー露光条件と
なる。これによりレジストパターンの細り、解像不良が
発生しやすくなるため、第１従来技術では、配線の周囲
下方に下地ダミーパターンを置くものであるが、図４の
ように配線の疎密を問題とする場合には適用困難である
という問題点があった。また、メモリセル内ビット線の
セルアレイ外部への引き出し部分において、図４に点線
で示したようなビット線の細りや断線が発生し、歩留ま
りが低下するという問題点があった。
【０００７】同様に、第２従来技術は、配線パターンの
細い線幅部分５と広い部分６の間に細い線幅部分５より
も一定に線幅を拡げた部分７を設けることで、回折光の
影響を回避するというものであるが、配線パターンは一
定線幅のライン／スペースであり回折光の影響は小さ
く、また疎密が変わる部分の線幅を拡げると隣接配線間
の短絡が発生しやすくなり適用にはできないという問題
点があった。
細い線幅部分５と広い部分６の間に細い線幅部分５より
も一定に線幅を拡げた部分７を設けることで、回折光の
影響を回避するというものであるが、配線パターンは一
定線幅のライン／スペースであり回折光の影響は小さ
く、また疎密が変わる部分の線幅を拡げると隣接配線間
の短絡が発生しやすくなり適用にはできないという問題
点があった。
【０００８】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、周期的に配列され
た配線の疎密が異なる領域において、疎な配線パターン
の一部の線幅を広く形成し、また配線パターンの線幅が
広くなっている部分を、密な配線領域から一定の間隔を
おいて形成することにより、メモリセル内ビット線のセ
ルアレイ外部への引き出し部分において、ビット線間の
短絡を起こすことなく、ビット線の細り及び断線を防ぐ
ことができ、歩留まりを改善できる電子デバイス並びに
半導体装置、及び電極形成方法を提供する点にある。
のであり、その目的とするところは、周期的に配列され
た配線の疎密が異なる領域において、疎な配線パターン
の一部の線幅を広く形成し、また配線パターンの線幅が
広くなっている部分を、密な配線領域から一定の間隔を
おいて形成することにより、メモリセル内ビット線のセ
ルアレイ外部への引き出し部分において、ビット線間の
短絡を起こすことなく、ビット線の細り及び断線を防ぐ
ことができ、歩留まりを改善できる電子デバイス並びに
半導体装置、及び電極形成方法を提供する点にある。
【０００９】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、周期的に配列された配線の疎密が異なる領域
において、疎な配線パターンの一部の線幅を密な配線パ
ターンの線幅に比べて広く形成し、また配線パターンの
線幅が広くなっている部分を、密な配線領域から一定の
間隔をおいて形成した電子デバイスであって、前記配線
パターンの線幅が広くなっている部分は、前記配線が密
である領域から最小基準寸法程度の間隔をおいて形成さ
れ、当該密な配線パターンの間隔と当該最小基準寸法と
は、［密な配線パターンの間隔］≦［最小基準寸法］≦
２×［密な配線パターンの間隔］を満たすように設定さ
れていることを特徴とする電子デバイスに存する。また
本発明の請求項２に記載の要旨は、周期的に配列された
配線の疎密が異なるセルアレイ外部への引き出し部分に
おいて、セルアレイ外部の疎な配線パターンの一部の線
幅をセルアレイ内部の密な配線パターンの線幅に比べて
広く形成し、またセルアレイ外部の配線パターンの線幅
が広くなっている部分を、セルアレイ端部から一定の間
隔をおいて形成した半導体装置であって、前記セルアレ
イ外部の配線パターンの線幅が広くなっている部分は、
前記セルアレイ端部から最小基準寸法程度の間隔をおい
て形成され、当該セルアレイ内部の密な配線パターンの
間隔と当該セルアレイ端部から最小基準寸法とは、［セ
ルアレイ内部の密な配線パターンの間隔］≦［セルアレ
イ端部からの最小基準寸法］≦２×［セルアレイ内部の
密な配線パターンの間隔］を満たすように設定されてい
ることを特徴とする半導体装置に存する。また本発明の
請求項３に記載の要旨は、周期的に配列されたビット線
の疎密が異なるメモリセルアレイ外部の周辺回路部への
引き出し部分において、周辺回路部の疎なビット線の一
部のライン幅をメモリセルアレイ内部の密なビット線の
ライン幅Ａに比べて広く形成し、また周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から一定の間隔をおいて形成した半導体装置で
あって、前記周辺回路部のビット線のライン幅が広くな
っている部分は、前記メモリセルアレイ端部から最小基
準寸法程度の間隔をおいて形成され、当該メモリセルア
レイ内部の密なビット線間のスペースと当該メモリセル
アレイ端部から最小基準寸法とは、［メモリセルアレイ
内部の密なビット線間のスペース］≦［メモリセルアレ
イ端部からの最小基準寸法］≦２×［メモリセルアレイ
内部の密なビット線間のスペース］を満たすように設定
されていることを特徴とする半導体装置に存する。また
本発明の請求項４に記載の要旨は、周期的に配列された
配線の疎密が異なる領域において、疎な配線パターンの
一部の線幅を密な配線パターンの線幅に比べて広く形成
し、配線パターンの線幅が広くなっている部分を、密な
配線領域から一定の間隔をおいて形成する電極形成方法
であって、前記配線パターンの線幅が広くなっている部
分を、前記配線が密である領域から最小基準寸法程度の
間隔をおいて形成する工程と、当該密な配線パターンの
間隔と当該最小基準寸法とを、［密な配線パターンの間
隔］≦［最小基準寸法］≦２×［密な配線パターンの間
隔］の関係を満たすように設定する工程とを有すること
を特徴とする電極形成方法に存する。また本発明の請求
項５に記載の要旨は、周期的に配列された配線の疎密が
異なるセルアレイ外部への引き出し部分において、セル
アレイ外部の疎な配線パターンの一部の線幅をセルアレ
イ内部の密な配線パターンの線幅に比べて広く形成し、
またセルアレイ外部の配線パターンの線幅が広くなって
いる部分を、セルアレイ端部から一定の間隔をおいて形
成する電極形成方法であって、前記セルアレイ外部の配
線パターンの線幅が広くなっている部分を、前記セルア
レイ端部から最小基準寸法程度の間隔をおいて形成する
工程と、当該セルアレイ内部の密な配線パターンの間隔
と当該セルアレイ端部から最小基準寸法とを、［セルア
レイ内部の密な配線パターンの間隔］≦［セルアレイ端
部からの最小基準寸法］≦２×［セルアレイ内部の密な
配線パターンの間隔］の関係を満たすように設定する工
程とを有することを特徴とする電極形成方法に存する。
また本発明の請求項６に記載の要旨は、周期的に配列さ
れたビット線の疎密が異なるメモリセルアレイ外部の周
辺回路部への引き出し部分において、周辺回路部の疎な
ビット線の一部のライン幅をメモリセルアレイ内部の密
なビット線のライン幅Ａに比べて広く形成し、また周辺
回路部のビット線のライン幅が広くなっている部分を、
メモリセルアレイ端部から一定の間隔をおいて形成した
電極形成方法であって、前記周辺回路部のビット線のラ
イン幅が広くなっている部分を、前記メモリセルアレイ
端部から最小基準寸法程度の間隔をおいて形成する工程
と、当該メモリセルアレイ内部の密なビット線間のスペ
ースと当該メモリセルアレイ端部から最小基準寸法と
を、［メモリセルアレイ内部の密なビット線間のスペー
ス］≦［メモリセルアレイ端部からの最小基準寸法］≦
２×［メモリセルアレイ内部の密なビット線間のスペー
ス］の関係を満たすように設定する工程とを有すること
を特徴とする電極形成方法に存する。
の要旨は、周期的に配列された配線の疎密が異なる領域
において、疎な配線パターンの一部の線幅を密な配線パ
ターンの線幅に比べて広く形成し、また配線パターンの
線幅が広くなっている部分を、密な配線領域から一定の
間隔をおいて形成した電子デバイスであって、前記配線
パターンの線幅が広くなっている部分は、前記配線が密
である領域から最小基準寸法程度の間隔をおいて形成さ
れ、当該密な配線パターンの間隔と当該最小基準寸法と
は、［密な配線パターンの間隔］≦［最小基準寸法］≦
２×［密な配線パターンの間隔］を満たすように設定さ
れていることを特徴とする電子デバイスに存する。また
本発明の請求項２に記載の要旨は、周期的に配列された
配線の疎密が異なるセルアレイ外部への引き出し部分に
おいて、セルアレイ外部の疎な配線パターンの一部の線
幅をセルアレイ内部の密な配線パターンの線幅に比べて
広く形成し、またセルアレイ外部の配線パターンの線幅
が広くなっている部分を、セルアレイ端部から一定の間
隔をおいて形成した半導体装置であって、前記セルアレ
イ外部の配線パターンの線幅が広くなっている部分は、
前記セルアレイ端部から最小基準寸法程度の間隔をおい
て形成され、当該セルアレイ内部の密な配線パターンの
間隔と当該セルアレイ端部から最小基準寸法とは、［セ
ルアレイ内部の密な配線パターンの間隔］≦［セルアレ
イ端部からの最小基準寸法］≦２×［セルアレイ内部の
密な配線パターンの間隔］を満たすように設定されてい
ることを特徴とする半導体装置に存する。また本発明の
請求項３に記載の要旨は、周期的に配列されたビット線
の疎密が異なるメモリセルアレイ外部の周辺回路部への
引き出し部分において、周辺回路部の疎なビット線の一
部のライン幅をメモリセルアレイ内部の密なビット線の
ライン幅Ａに比べて広く形成し、また周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から一定の間隔をおいて形成した半導体装置で
あって、前記周辺回路部のビット線のライン幅が広くな
っている部分は、前記メモリセルアレイ端部から最小基
準寸法程度の間隔をおいて形成され、当該メモリセルア
レイ内部の密なビット線間のスペースと当該メモリセル
アレイ端部から最小基準寸法とは、［メモリセルアレイ
内部の密なビット線間のスペース］≦［メモリセルアレ
イ端部からの最小基準寸法］≦２×［メモリセルアレイ
内部の密なビット線間のスペース］を満たすように設定
されていることを特徴とする半導体装置に存する。また
本発明の請求項４に記載の要旨は、周期的に配列された
配線の疎密が異なる領域において、疎な配線パターンの
一部の線幅を密な配線パターンの線幅に比べて広く形成
し、配線パターンの線幅が広くなっている部分を、密な
配線領域から一定の間隔をおいて形成する電極形成方法
であって、前記配線パターンの線幅が広くなっている部
分を、前記配線が密である領域から最小基準寸法程度の
間隔をおいて形成する工程と、当該密な配線パターンの
間隔と当該最小基準寸法とを、［密な配線パターンの間
隔］≦［最小基準寸法］≦２×［密な配線パターンの間
隔］の関係を満たすように設定する工程とを有すること
を特徴とする電極形成方法に存する。また本発明の請求
項５に記載の要旨は、周期的に配列された配線の疎密が
異なるセルアレイ外部への引き出し部分において、セル
アレイ外部の疎な配線パターンの一部の線幅をセルアレ
イ内部の密な配線パターンの線幅に比べて広く形成し、
またセルアレイ外部の配線パターンの線幅が広くなって
いる部分を、セルアレイ端部から一定の間隔をおいて形
成する電極形成方法であって、前記セルアレイ外部の配
線パターンの線幅が広くなっている部分を、前記セルア
レイ端部から最小基準寸法程度の間隔をおいて形成する
工程と、当該セルアレイ内部の密な配線パターンの間隔
と当該セルアレイ端部から最小基準寸法とを、［セルア
レイ内部の密な配線パターンの間隔］≦［セルアレイ端
部からの最小基準寸法］≦２×［セルアレイ内部の密な
配線パターンの間隔］の関係を満たすように設定する工
程とを有することを特徴とする電極形成方法に存する。
また本発明の請求項６に記載の要旨は、周期的に配列さ
れたビット線の疎密が異なるメモリセルアレイ外部の周
辺回路部への引き出し部分において、周辺回路部の疎な
ビット線の一部のライン幅をメモリセルアレイ内部の密
なビット線のライン幅Ａに比べて広く形成し、また周辺
回路部のビット線のライン幅が広くなっている部分を、
メモリセルアレイ端部から一定の間隔をおいて形成した
電極形成方法であって、前記周辺回路部のビット線のラ
イン幅が広くなっている部分を、前記メモリセルアレイ
端部から最小基準寸法程度の間隔をおいて形成する工程
と、当該メモリセルアレイ内部の密なビット線間のスペ
ースと当該メモリセルアレイ端部から最小基準寸法と
を、［メモリセルアレイ内部の密なビット線間のスペー
ス］≦［メモリセルアレイ端部からの最小基準寸法］≦
２×［メモリセルアレイ内部の密なビット線間のスペー
ス］の関係を満たすように設定する工程とを有すること
を特徴とする電極形成方法に存する。
【００１０】
【発明の実施の形態】本発明の実施形態の電子デバイス
は、微細な配線パターンを有する半導体素子等を意味
し、周期的に配列された配線の疎密が異なる領域におい
て、疎な配線パターンの一部の線幅Ｂを密な配線パター
ンの線幅Ａに比べて広く（Ｂ＞Ａ）形成し、また配線パ
ターンの線幅が広くなっている部分を、密な配線領域か
ら一定の間隔だけ離間して形成している。この際、前述
の電極形成方法が実行され、配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法Ａ”程度の間隔だけ離間して形成されている。更に、
密な配線パターンの間隔Ａ’と最小基準寸法Ａ”とは、 ［密な配線パターンの間隔Ａ’］≦［最小基準寸法
Ａ”］≦２×［密な配線パターンの間隔Ａ’］ を満たすように設定されている。
は、微細な配線パターンを有する半導体素子等を意味
し、周期的に配列された配線の疎密が異なる領域におい
て、疎な配線パターンの一部の線幅Ｂを密な配線パター
ンの線幅Ａに比べて広く（Ｂ＞Ａ）形成し、また配線パ
ターンの線幅が広くなっている部分を、密な配線領域か
ら一定の間隔だけ離間して形成している。この際、前述
の電極形成方法が実行され、配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法Ａ”程度の間隔だけ離間して形成されている。更に、
密な配線パターンの間隔Ａ’と最小基準寸法Ａ”とは、 ［密な配線パターンの間隔Ａ’］≦［最小基準寸法
Ａ”］≦２×［密な配線パターンの間隔Ａ’］ を満たすように設定されている。
【００１１】例えば、電子デバイスとしてメモリデバイ
スを例に取ると、周期的に配列されたビット線の疎密が
異なるメモリセルアレイ外部の周辺回路部への引き出し
部分において、周辺回路部の疎なビット線の一部のライ
ン幅Ｂをメモリセルアレイ内部の密なビット線のライン
幅Ａに比べて広く（Ｂ＞Ａ）形成し、また周辺回路部の
ビット線のライン幅が広くなっている部分を、メモリセ
ルアレイ端部から一定の間隔だけ離間して形成する際
に、前述の電極形成方法が実行され、周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から最小基準寸法Ａ”程度の間隔だけ離間して
形成し、更に、メモリセルアレイ内部の密なビット線間
のスペースＡ’とメモリセルアレイ端部から最小基準寸
法Ａ”とを、 ［メモリセルアレイ内部の密なビット線間のスペース
Ａ’］≦［メモリセルアレイ端部からの最小基準寸法
Ａ”］≦２×［メモリセルアレイ内部の密なビット線間
のスペースＡ’］ を満たすように設定している。
スを例に取ると、周期的に配列されたビット線の疎密が
異なるメモリセルアレイ外部の周辺回路部への引き出し
部分において、周辺回路部の疎なビット線の一部のライ
ン幅Ｂをメモリセルアレイ内部の密なビット線のライン
幅Ａに比べて広く（Ｂ＞Ａ）形成し、また周辺回路部の
ビット線のライン幅が広くなっている部分を、メモリセ
ルアレイ端部から一定の間隔だけ離間して形成する際
に、前述の電極形成方法が実行され、周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から最小基準寸法Ａ”程度の間隔だけ離間して
形成し、更に、メモリセルアレイ内部の密なビット線間
のスペースＡ’とメモリセルアレイ端部から最小基準寸
法Ａ”とを、 ［メモリセルアレイ内部の密なビット線間のスペース
Ａ’］≦［メモリセルアレイ端部からの最小基準寸法
Ａ”］≦２×［メモリセルアレイ内部の密なビット線間
のスペースＡ’］ を満たすように設定している。
【００１２】（第１実施形態）図１は、本発明のメモリ
デバイス（ＤＲＡＭ）のメモリセルアレイ内ビット線
２，３とその下に配置されるワード線１の第１実施形態
を示す平面レイアウト図である。ＤＲＡＭのセルアレイ
内のビット線２，３は最小基準寸法のライン幅（線幅）
Ａ／スペース（線間隔）Ａ’で周期的に密に配列され、
セルアレイ端部でその半数であるビット線３が外側へ引
き出され周辺回路部へ連続的に続くように配置されてい
る。従って、メモリセルアレイの外側では周期性が変わ
りビット線３の密度は半分になっている。周辺領域でビ
ット線３はコンタクト４によって下方の拡散層（図示せ
ず）に接続されている。セルアレイからの引き出し部で
は線幅の細り易い部分近傍でビット線３の線幅が広く
（Ｂ＞Ａ）設計されている。また、この配線パターンの
線幅が広くなっている部分は、配線が密である領域から
最小基準寸法Ａ”程度の間隔だけ離間して形成されてい
る。周辺回路部には、ビット線２，３の各々を外部と接
続するための電極であるコンタクト４がビット線２，３
の各々と接続された状態で、同一基板上に形成されてい
る。
デバイス（ＤＲＡＭ）のメモリセルアレイ内ビット線
２，３とその下に配置されるワード線１の第１実施形態
を示す平面レイアウト図である。ＤＲＡＭのセルアレイ
内のビット線２，３は最小基準寸法のライン幅（線幅）
Ａ／スペース（線間隔）Ａ’で周期的に密に配列され、
セルアレイ端部でその半数であるビット線３が外側へ引
き出され周辺回路部へ連続的に続くように配置されてい
る。従って、メモリセルアレイの外側では周期性が変わ
りビット線３の密度は半分になっている。周辺領域でビ
ット線３はコンタクト４によって下方の拡散層（図示せ
ず）に接続されている。セルアレイからの引き出し部で
は線幅の細り易い部分近傍でビット線３の線幅が広く
（Ｂ＞Ａ）設計されている。また、この配線パターンの
線幅が広くなっている部分は、配線が密である領域から
最小基準寸法Ａ”程度の間隔だけ離間して形成されてい
る。周辺回路部には、ビット線２，３の各々を外部と接
続するための電極であるコンタクト４がビット線２，３
の各々と接続された状態で、同一基板上に形成されてい
る。
【００１３】以上第１実施形態を要約すれば、メモリセ
ル内ビット線３のセルアレイ外部への引き出し部分にお
いて、その線幅を太く設定することでビット線３の断線
を防ぎ歩留まりを改善することができる。すなわち、メ
モリセル内ビット線３のセルアレイ外部への引き出し部
分において、ビット線間の短絡を起こすことなく、ビッ
ト線３の細り及び断線を防ぐことができるようになり、
その結果、歩留まりを改善できるといった効果を奏す
る。例えば、配線が密である領域から一定の間隔をおい
て線幅を太らせているので、リソグラフィー上、解像限
界に近い微細な密パターンの加工に必要な露光条件では
疎なパターン付近の光強度が相対的に強まりオーバー露
光条件となったときであっても、レジストパターンの細
り、解像不良を回避することができる。
ル内ビット線３のセルアレイ外部への引き出し部分にお
いて、その線幅を太く設定することでビット線３の断線
を防ぎ歩留まりを改善することができる。すなわち、メ
モリセル内ビット線３のセルアレイ外部への引き出し部
分において、ビット線間の短絡を起こすことなく、ビッ
ト線３の細り及び断線を防ぐことができるようになり、
その結果、歩留まりを改善できるといった効果を奏す
る。例えば、配線が密である領域から一定の間隔をおい
て線幅を太らせているので、リソグラフィー上、解像限
界に近い微細な密パターンの加工に必要な露光条件では
疎なパターン付近の光強度が相対的に強まりオーバー露
光条件となったときであっても、レジストパターンの細
り、解像不良を回避することができる。
【００１４】（第２実施形態）図２は、本発明のメモリ
デバイス（ＤＲＡＭ）のメモリセルアレイ内ビット線
２，３’とその下に配置されるワード線１の第２実施形
態を示す平面レイアウト図である。ＤＲＡＭのセルアレ
イ内のビット線２，３’は最小基準寸法のライン幅（線
幅）Ａ／スペース（線間隔）Ａ’で周期的に密に配列さ
れ、セルアレイ端部でその半数であるビット線３’が外
側へ引き出され周辺回路部へ連続的に続くように配置さ
れている。
デバイス（ＤＲＡＭ）のメモリセルアレイ内ビット線
２，３’とその下に配置されるワード線１の第２実施形
態を示す平面レイアウト図である。ＤＲＡＭのセルアレ
イ内のビット線２，３’は最小基準寸法のライン幅（線
幅）Ａ／スペース（線間隔）Ａ’で周期的に密に配列さ
れ、セルアレイ端部でその半数であるビット線３’が外
側へ引き出され周辺回路部へ連続的に続くように配置さ
れている。
【００１５】ここで、メモリセルアレイの外側では周期
性が変わりビット線３’の密度は半分になっている。周
辺領域でビット線３’はコンタクト４によって下方の拡
散層（図示せず）に接続されている。
性が変わりビット線３’の密度は半分になっている。周
辺領域でビット線３’はコンタクト４によって下方の拡
散層（図示せず）に接続されている。
【００１６】セルアレイからの引き出し部では線幅の細
り易い部分近傍でビット線３’の線幅が広く（Ｂ＞Ａ）
設計されている。また、この配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法Ａ”程度の間隔だけ離間して形成されている。
り易い部分近傍でビット線３’の線幅が広く（Ｂ＞Ａ）
設計されている。また、この配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法Ａ”程度の間隔だけ離間して形成されている。
【００１７】本実施形態では、図１と異なり隣接するビ
ット線２とビット線３’とが２本毎に交互に引き出され
ており、また引き出し部分は曲げられている。このよう
な引き出し部の配列、形態等によらず、配線が密である
領域から最小基準寸法Ａ”程度の間隔をおいて引き出し
部分を広く設定することで、ビット線間の短絡を起こさ
ずにビット線３’の細り、断線が防止されている。
ット線２とビット線３’とが２本毎に交互に引き出され
ており、また引き出し部分は曲げられている。このよう
な引き出し部の配列、形態等によらず、配線が密である
領域から最小基準寸法Ａ”程度の間隔をおいて引き出し
部分を広く設定することで、ビット線間の短絡を起こさ
ずにビット線３’の細り、断線が防止されている。
【００１８】さらに、ここではビット線３’の太い部分
（線幅＝Ｂ）は下地ゲート段により下地層間絶縁膜１４
の高さが変化し段差となっている遷移領域に相当してい
る。この様子を図２の断面概略図である図３に示す。図
３は図２におけるビット線延在方向における製造工程の
一断面図である。
（線幅＝Ｂ）は下地ゲート段により下地層間絶縁膜１４
の高さが変化し段差となっている遷移領域に相当してい
る。この様子を図２の断面概略図である図３に示す。図
３は図２におけるビット線延在方向における製造工程の
一断面図である。
【００１９】シリコン基板１０上には、素子分離絶縁膜
１１、ゲート電極となるワード線１２、ソース・ドレイ
ンとなるＳＤ拡散層１３が形成され、これら１０，１１
及び１３が層間絶縁膜１４で覆われている。ここでは、
メモリセル領域にはゲート電極が配置されているがメモ
リセル領域周囲にはゲート電極が配置されていないた
め、層間絶縁膜１４の上はメモリセル領域で高くその周
囲領域で低く、その境界で段差をもった形状となってい
る。
１１、ゲート電極となるワード線１２、ソース・ドレイ
ンとなるＳＤ拡散層１３が形成され、これら１０，１１
及び１３が層間絶縁膜１４で覆われている。ここでは、
メモリセル領域にはゲート電極が配置されているがメモ
リセル領域周囲にはゲート電極が配置されていないた
め、層間絶縁膜１４の上はメモリセル領域で高くその周
囲領域で低く、その境界で段差をもった形状となってい
る。
【００２０】層間絶縁膜１４の上には全面にタングステ
ンポリサイド膜１５が堆積され、さらにその上にフォト
レジスト１６が堆積されている。タングステンポリサイ
ド膜１５はこのフォトレジスト１６をマスクにエッチン
グされビット線２，３’が形成される。
ンポリサイド膜１５が堆積され、さらにその上にフォト
レジスト１６が堆積されている。タングステンポリサイ
ド膜１５はこのフォトレジスト１６をマスクにエッチン
グされビット線２，３’が形成される。
【００２１】ここでフォトレジスト１６の膜厚Ｘ，Ｙ，
Ｚは、メモリセル領域、周辺領域では設定された膜厚と
なっているが（Ｘ＝Ｙ）、段差となる境界領域では膜厚
が薄く形成されている（Ｚ＜Ｘ＝Ｙ）。この段差部にお
いて、レジスト膜厚が相対的に薄くなることにより、レ
ジストパターンの細り、解像不良が起こり易くなるが、
段差部近傍でビット線３’の線幅が太くなっているため
配線の細り、断線を防ぐことができる。
Ｚは、メモリセル領域、周辺領域では設定された膜厚と
なっているが（Ｘ＝Ｙ）、段差となる境界領域では膜厚
が薄く形成されている（Ｚ＜Ｘ＝Ｙ）。この段差部にお
いて、レジスト膜厚が相対的に薄くなることにより、レ
ジストパターンの細り、解像不良が起こり易くなるが、
段差部近傍でビット線３’の線幅が太くなっているため
配線の細り、断線を防ぐことができる。
【００２２】以上第２実施形態を要約すれば、メモリセ
ル内ビット線３’のセルアレイ外部への引き出し部分に
おいて、その線幅を太く設定することでビット線３’の
断線を防ぎ歩留まりを改善することができる。すなわ
ち、メモリセル内ビット線３’のセルアレイ外部への引
き出し部分において、ビット線３’間の短絡を起こすこ
となく、ビット線３’の細り及び断線を防ぐことができ
るようになり、その結果、歩留まりを改善できるといっ
た効果を奏する。例えば、配線が密である領域から一定
の間隔をおいて線幅を太らせているので、リソグラフィ
ー上、解像限界に近い微細な密パターンの加工に必要な
露光条件では疎なパターン付近の光強度が相対的に強ま
りオーバー露光条件となったときであっても、レジスト
パターンの細り、解像不良を回避することができる。
ル内ビット線３’のセルアレイ外部への引き出し部分に
おいて、その線幅を太く設定することでビット線３’の
断線を防ぎ歩留まりを改善することができる。すなわ
ち、メモリセル内ビット線３’のセルアレイ外部への引
き出し部分において、ビット線３’間の短絡を起こすこ
となく、ビット線３’の細り及び断線を防ぐことができ
るようになり、その結果、歩留まりを改善できるといっ
た効果を奏する。例えば、配線が密である領域から一定
の間隔をおいて線幅を太らせているので、リソグラフィ
ー上、解像限界に近い微細な密パターンの加工に必要な
露光条件では疎なパターン付近の光強度が相対的に強ま
りオーバー露光条件となったときであっても、レジスト
パターンの細り、解像不良を回避することができる。
【００２３】なお、本実施の形態においては、本発明は
ＤＲＡＭの配線に限定されず、本発明を適用する上で好
適なシステムＬＳＩやＡＳＩＣ等の集積回路の微細な配
線、ディスクリート素子の微細な配線、一般的な電子デ
バイスの微細な配線等に適用することができる。また、
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
ＤＲＡＭの配線に限定されず、本発明を適用する上で好
適なシステムＬＳＩやＡＳＩＣ等の集積回路の微細な配
線、ディスクリート素子の微細な配線、一般的な電子デ
バイスの微細な配線等に適用することができる。また、
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
【００２４】
【発明の効果】本発明は、メモリセル内ビット線のセル
アレイ外部への引き出し部分において、ビット線間の短
絡を起こすことなく、ビット線の細り及び断線を防ぐこ
とができるようになり、その結果、歩留まりを改善でき
るといった効果を奏する。
アレイ外部への引き出し部分において、ビット線間の短
絡を起こすことなく、ビット線の細り及び断線を防ぐこ
とができるようになり、その結果、歩留まりを改善でき
るといった効果を奏する。
【図１】本発明の半導体装置（ＤＲＡＭ）のメモリセル
アレイ内ビット線とその下に配置されるワード線の第１
実施形態を示す平面レイアウト図である。
アレイ内ビット線とその下に配置されるワード線の第１
実施形態を示す平面レイアウト図である。
【図２】本発明の半導体装置（ＤＲＡＭ）のメモリセル
アレイ内ビット線とその下に配置されるワード線の第２
実施形態を示す平面レイアウト図である。
アレイ内ビット線とその下に配置されるワード線の第２
実施形態を示す平面レイアウト図である。
【図３】図２におけるビット線延在方向における製造工
程の一断面図である。
程の一断面図である。
【図４】一般的なＤＲＡＭのセルアレイ内ビット線とそ
の下に配置されるワード線の平面レイアウト図である。
の下に配置されるワード線の平面レイアウト図である。
【図５】第２従来技術の配線パターンを示す概略図であ
る。
る。
１，１２…ワード線 ２，２，３，３’，３”…ビット線 ４…コンタクト １０…シリコン基板 １１…素子分離絶縁膜 １３…ＳＤ拡散層 １４…層間絶縁膜 １５…タングステンポリサイド膜 １６…フォトレジスト Ａ…ライン幅 Ａ’…スペース Ａ”…最小基準寸法 Ｘ，Ｙ，Ｚ…タングステンポリサイド膜の膜厚
Claims (6)
- 【請求項１】 周期的に配列された配線の疎密が異なる
領域において、疎な配線パターンの一部の線幅を密な配
線パターンの線幅に比べて広く形成し、また配線パター
ンの線幅が広くなっている部分を、密な配線領域から一
定の間隔をおいて形成した電子デバイスであって、 前記配線パターンの線幅が広くなっている部分は、前記
配線が密である領域から最小基準寸法程度の間隔をおい
て形成され、 当該密な配線パターンの間隔と当該最小基準寸法とは、 ［密な配線パターンの間隔］≦［最小基準寸法］≦２×
［密な配線パターンの間隔］ を満たすように設定されていることを特徴とする電子デ
バイス。 - 【請求項２】 周期的に配列された配線の疎密が異なる
セルアレイ外部への引き出し部分において、セルアレイ
外部の疎な配線パターンの一部の線幅をセルアレイ内部
の密な配線パターンの線幅に比べて広く形成し、またセ
ルアレイ外部の配線パターンの線幅が広くなっている部
分を、セルアレイ端部から一定の間隔をおいて形成した
半導体装置であって、 前記セルアレイ外部の配線パターンの線幅が広くなって
いる部分は、前記セルアレイ端部から最小基準寸法程度
の間隔をおいて形成され、 当該セルアレイ内部の密な配線パターンの間隔と当該セ
ルアレイ端部から最小基準寸法とは、 ［セルアレイ内部の密な配線パターンの間隔］≦［セル
アレイ端部からの最小基準寸法］≦２×［セルアレイ内
部の密な配線パターンの間隔］ を満たすように設定されていることを特徴とする半導体
装置。 - 【請求項３】 周期的に配列されたビット線の疎密が異
なるメモリセルアレイ外部の周辺回路部への引き出し部
分において、周辺回路部の疎なビット線の一部のライン
幅をメモリセルアレイ内部の密なビット線のライン幅Ａ
に比べて広く形成し、また周辺回路部のビット線のライ
ン幅が広くなっている部分を、メモリセルアレイ端部か
ら一定の間隔をおいて形成した半導体装置であって、 前記周辺回路部のビット線のライン幅が広くなっている
部分は、前記メモリセルアレイ端部から最小基準寸法程
度の間隔をおいて形成され、 当該メモリセルアレイ内部の密なビット線間のスペース
と当該メモリセルアレイ端部から最小基準寸法とは、 ［メモリセルアレイ内部の密なビット線間のスペース］
≦［メモリセルアレイ端部からの最小基準寸法］≦２×
［メモリセルアレイ内部の密なビット線間のスペース］ を満たすように設定されていることを特徴とする半導体
装置。 - 【請求項４】 周期的に配列された配線の疎密が異なる
領域において、疎な配線パターンの一部の線幅を密な配
線パターンの線幅に比べて広く形成し、配線パターンの
線幅が広くなっている部分を、密な配線領域から一定の
間隔をおいて形成する電極形成方法であって、 前記配線パターンの線幅が広くなっている部分を、前記
配線が密である領域から最小基準寸法程度の間隔をおい
て形成する工程と、 当該密な配線パターンの間隔と当該最小基準寸法とを、
［密な配線パターンの間隔］≦［最小基準寸法］≦２×
［密な配線パターンの間隔］の関係を満たすように設定
する工程とを有することを特徴とする電極形成方法。 - 【請求項５】 周期的に配列された配線の疎密が異なる
セルアレイ外部への引き出し部分において、セルアレイ
外部の疎な配線パターンの一部の線幅をセルアレイ内部
の密な配線パターンの線幅に比べて広く形成し、またセ
ルアレイ外部の配線パターンの線幅が広くなっている部
分を、セルアレイ端部から一定の間隔をおいて形成する
電極形成方法であって、 前記セルアレイ外部の配線パターンの線幅が広くなって
いる部分を、前記セルアレイ端部から最小基準寸法程度
の間隔をおいて形成する工程と、 当該セルアレイ内部の密な配線パターンの間隔と当該セ
ルアレイ端部から最小基準寸法とを、［セルアレイ内部
の密な配線パターンの間隔］≦［セルアレイ端部からの
最小基準寸法］≦２×［セルアレイ内部の密な配線パタ
ーンの間隔］の関係を満たすように設定する工程とを有
することを特徴とする電極形成方法。 - 【請求項６】 周期的に配列されたビット線の疎密が異
なるメモリセルアレイ外部の周辺回路部への引き出し部
分において、周辺回路部の疎なビット線の一部のライン
幅をメモリセルアレイ内部の密なビット線のライン幅Ａ
に比べて広く形成し、また周辺回路部のビット線のライ
ン幅が広くなっている部分を、メモリセルアレイ端部か
ら一定の間隔をおいて形成した電極形成方法であって、 前記周辺回路部のビット線のライン幅が広くなっている
部分を、前記メモリセルアレイ端部から最小基準寸法程
度の間隔をおいて形成する工程と、 当該メモリセルアレイ内部の密なビット線間のスペース
と当該メモリセルアレイ端部から最小基準寸法とを、
［メモリセルアレイ内部の密なビット線間のスペース］
≦［メモリセルアレイ端部からの最小基準寸法］≦２×
［メモリセルアレイ内部の密なビット線間のスペース］
の関係を満たすように設定する工程とを有することを特
徴とする電極形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32753498A JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
| KR1019990048259A KR20000035176A (ko) | 1998-11-04 | 1999-11-03 | 전자 디바이스 및 반도체 장치, 및 전극 형성 방법 |
| US09/433,969 US6534803B2 (en) | 1998-11-04 | 1999-11-04 | Electronic device, semiconductor device, and electrode forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32753498A JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150828A true JP2000150828A (ja) | 2000-05-30 |
| JP3420089B2 JP3420089B2 (ja) | 2003-06-23 |
Family
ID=18200183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32753498A Expired - Fee Related JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6534803B2 (ja) |
| JP (1) | JP3420089B2 (ja) |
| KR (1) | KR20000035176A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008091927A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | 微細線幅の導電性ラインを有する半導体素子及びその製造方法 |
| US8993430B2 (en) | 2011-09-30 | 2015-03-31 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156929A (ja) | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
| JP2007194496A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体集積回路 |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| US8692351B2 (en) * | 2010-04-02 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy shoulder structure for line stress reduction |
| KR102004242B1 (ko) * | 2013-12-13 | 2019-07-26 | 삼성전자주식회사 | 반도체 소자 및 그의 형성 방법 |
| KR20210145386A (ko) | 2020-05-25 | 2021-12-02 | 삼성전자주식회사 | 라인 식별자를 갖는 반도체 소자들 |
| CN116453947A (zh) * | 2022-01-06 | 2023-07-18 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283437A (ja) | 1992-04-03 | 1993-10-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06175348A (ja) | 1992-12-10 | 1994-06-24 | Hitachi Ltd | レジストパタンの形成方法 |
| JPH07183301A (ja) | 1993-12-24 | 1995-07-21 | Toshiba Corp | 半導体装置 |
| JPH09307075A (ja) * | 1996-05-15 | 1997-11-28 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3235715B2 (ja) * | 1996-06-11 | 2001-12-04 | シャープ株式会社 | 半導体記憶装置 |
| JPH1064788A (ja) * | 1996-08-22 | 1998-03-06 | Toshiba Corp | 半導体装置の製造方法と露光用マスク |
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-
1998
- 1998-11-04 JP JP32753498A patent/JP3420089B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-03 KR KR1019990048259A patent/KR20000035176A/ko active IP Right Grant
- 1999-11-04 US US09/433,969 patent/US6534803B2/en not_active Expired - Lifetime
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| US8993430B2 (en) | 2011-09-30 | 2015-03-31 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor device |
| US9087884B1 (en) | 2011-09-30 | 2015-07-21 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6534803B2 (en) | 2003-03-18 |
| JP3420089B2 (ja) | 2003-06-23 |
| KR20000035176A (ko) | 2000-06-26 |
| US20020070392A1 (en) | 2002-06-13 |
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