JPH0982710A - 半導体集積回路の配線構造 - Google Patents
半導体集積回路の配線構造Info
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- JPH0982710A JPH0982710A JP7235228A JP23522895A JPH0982710A JP H0982710 A JPH0982710 A JP H0982710A JP 7235228 A JP7235228 A JP 7235228A JP 23522895 A JP23522895 A JP 23522895A JP H0982710 A JPH0982710 A JP H0982710A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置の高集積化にともなう配
線パターンの微細化により配線パターン、とくに終端部
分におけるパターンの基板との接触面積が減少し、従っ
て密着性が低下することにともなう配線パターンの倒れ
および剥がれを防止する。 【解決手段】 配線パターン終端部が該配線の最小デザ
インルールにおける残し寸法幅よりも幅広に形成された
配線構造としたものである。終端部を太く形成すること
により、レジストや配線の倒れや剥がれを防止する。
線パターンの微細化により配線パターン、とくに終端部
分におけるパターンの基板との接触面積が減少し、従っ
て密着性が低下することにともなう配線パターンの倒れ
および剥がれを防止する。 【解決手段】 配線パターン終端部が該配線の最小デザ
インルールにおける残し寸法幅よりも幅広に形成された
配線構造としたものである。終端部を太く形成すること
により、レジストや配線の倒れや剥がれを防止する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置のメモリデバイス等における配線構造に関するもので
ある。
置のメモリデバイス等における配線構造に関するもので
ある。
【０００２】
【従来の技術】図８は一般的なメモリデバイスにおける
平面ブロック図の一例を示したものである。図におい
て、50はローデコーダー、51はカラムデコーダー、52は
センスリフレッシュアンプ、54はメモリセルブロック、
57はメモリセル54に挟まれた領域での配線アレイ部、58
は配線アレイの終端部、59はメモリセルブロック54とセ
ンスリフレッシュアンプ52に挟まれた領域での配線アレ
イ部である。
平面ブロック図の一例を示したものである。図におい
て、50はローデコーダー、51はカラムデコーダー、52は
センスリフレッシュアンプ、54はメモリセルブロック、
57はメモリセル54に挟まれた領域での配線アレイ部、58
は配線アレイの終端部、59はメモリセルブロック54とセ
ンスリフレッシュアンプ52に挟まれた領域での配線アレ
イ部である。
【０００３】図９は図８におけるメモリセル54に挟まれ
た領域での配線アレイ部57を拡大したワード線のレイア
ウト平面図である。図において、13はワード線、30はワ
ード線の最小デザインルールにおける残し寸法幅ａ、31
はワード線の最小デザインルールにおける抜き寸法幅
ｂ、40は層間接続を行うためのカバー部、14は層間接続
部位、15はビット線、22はメモリセルの活性領域を示し
たものである。
た領域での配線アレイ部57を拡大したワード線のレイア
ウト平面図である。図において、13はワード線、30はワ
ード線の最小デザインルールにおける残し寸法幅ａ、31
はワード線の最小デザインルールにおける抜き寸法幅
ｂ、40は層間接続を行うためのカバー部、14は層間接続
部位、15はビット線、22はメモリセルの活性領域を示し
たものである。
【０００４】図１０は図８における配線アレイ部58を拡
大したものでワード線のレイアウト平面図である。図に
おいて、43はワード線終端部でワード線の最小デザイン
ルールにおける残し寸法幅ａ（30）を有するパターン部
を示す。他の符号は図９中の符号と同一である。
大したものでワード線のレイアウト平面図である。図に
おいて、43はワード線終端部でワード線の最小デザイン
ルールにおける残し寸法幅ａ（30）を有するパターン部
を示す。他の符号は図９中の符号と同一である。
【０００５】次に、図１１は図８におけるメモリセルブ
ロック54とセンスアンプ52との境界領域での配線アレイ
部59を拡大したもので、ビット線のレイアウト平面図で
ある。図において、15はビット線、22はメモリセルの活
性領域、35はビット線の最小デザインルールにおける残
し寸法幅ｃ、36はビット線の最小デザインルールにおけ
る抜き寸法幅ｄ、37は終端部の配線間隔ｅ、41は層間接
続を行うためのカバー部、85はビット線終端部でビット
線の最小デザインルールにおける残し寸法幅36を有する
パターン部、110 は基板とビット線との層間接続部位で
ある。
ロック54とセンスアンプ52との境界領域での配線アレイ
部59を拡大したもので、ビット線のレイアウト平面図で
ある。図において、15はビット線、22はメモリセルの活
性領域、35はビット線の最小デザインルールにおける残
し寸法幅ｃ、36はビット線の最小デザインルールにおけ
る抜き寸法幅ｄ、37は終端部の配線間隔ｅ、41は層間接
続を行うためのカバー部、85はビット線終端部でビット
線の最小デザインルールにおける残し寸法幅36を有する
パターン部、110 は基板とビット線との層間接続部位で
ある。
【０００６】このようなパターンレイアウト（デザイ
ン）は通常、デバイスの集積度、構造などを考慮の上設
計される。ここに、デザインルールとはあるパターンを
設計する上でのパターン寸法の一定の取り決めをいい、
最小デザインルールとはこのうちパターンの最も細い部
分の（残し）寸法幅（30または35）およびパターン間隙
の最も狭い部分の（抜き）寸法幅（31または36）のその
パターンにおける一組の値を指す。
ン）は通常、デバイスの集積度、構造などを考慮の上設
計される。ここに、デザインルールとはあるパターンを
設計する上でのパターン寸法の一定の取り決めをいい、
最小デザインルールとはこのうちパターンの最も細い部
分の（残し）寸法幅（30または35）およびパターン間隙
の最も狭い部分の（抜き）寸法幅（31または36）のその
パターンにおける一組の値を指す。
【０００７】通常、このようなパターンは微細加工技術
つまり写真製版技術とエッチング技術によって形成され
るのが一般である。図１２にパターンが形成されるプロ
セスの概念図を示す。図において、120 はフォトマス
ク、125 は感光性樹脂膜（レジスト）、126 は縮小投影
露光、127 はレジストパターン、128 はプラズマ、130
は配線膜（被エッチング膜）、135 は配線パターン、14
0 は基板を示す。
つまり写真製版技術とエッチング技術によって形成され
るのが一般である。図１２にパターンが形成されるプロ
セスの概念図を示す。図において、120 はフォトマス
ク、125 は感光性樹脂膜（レジスト）、126 は縮小投影
露光、127 はレジストパターン、128 はプラズマ、130
は配線膜（被エッチング膜）、135 は配線パターン、14
0 は基板を示す。
【０００８】微細加工に必要なパターンの原版はフォト
マスク（レティクル）120 とよばれ、現在は電子ビーム
で上述したような所定のパターンが描画される（ＥＢ描
画）。このマスク原版を通常、縮小投影露光126 してウ
エハー上に所定パターンのレジストパターン127 を形成
する。そして、このレジストパターン127 をマスクとし
て下地の配線膜130 をエッチングすることによって所定
の配線パターン135 が得られる。
マスク（レティクル）120 とよばれ、現在は電子ビーム
で上述したような所定のパターンが描画される（ＥＢ描
画）。このマスク原版を通常、縮小投影露光126 してウ
エハー上に所定パターンのレジストパターン127 を形成
する。そして、このレジストパターン127 をマスクとし
て下地の配線膜130 をエッチングすることによって所定
の配線パターン135 が得られる。
【０００９】これらの工程を詳述すると、写真製版工程
は（１）ウエハーの下地上に感光性樹脂膜（レジスト）
125 を塗布する、（２）所定パターンのフォトマスク原
版120 を用いてレジスト125 へ選択的に紫外線などを縮
小投影露光126 し感光させる、（３）感光させたレジス
ト125 を現像液で処理し、選択的に溶解させ所定のレジ
ストパターン127 を得る、の各工程からなる。次にエッ
チングは通常、微細加工に向いているドライエッチング
方式が用いられが、これは反応性ガスをプラズマ128 化
しプラズマ中の反応性イオンやラジカルと下地（被エッ
チング膜130 ）との物理、化学的反応によってエッチン
グを行い、配線パターン135 を得るものである。
は（１）ウエハーの下地上に感光性樹脂膜（レジスト）
125 を塗布する、（２）所定パターンのフォトマスク原
版120 を用いてレジスト125 へ選択的に紫外線などを縮
小投影露光126 し感光させる、（３）感光させたレジス
ト125 を現像液で処理し、選択的に溶解させ所定のレジ
ストパターン127 を得る、の各工程からなる。次にエッ
チングは通常、微細加工に向いているドライエッチング
方式が用いられが、これは反応性ガスをプラズマ128 化
しプラズマ中の反応性イオンやラジカルと下地（被エッ
チング膜130 ）との物理、化学的反応によってエッチン
グを行い、配線パターン135 を得るものである。
【００１０】
【発明が解決しようとする課題】図１３は半導体集積回
路の高集積化によるパターンの微細化にともなうパター
ンと下地との接触面積の減少を概念的に示した断面図で
ある。図において、32はパターンと下地と接触部分、12
7 はフォトレジストパターンを示す。上記のような従来
の配線レイアウトを有する半導体集積回路装置では、特
に、図９、図１０に示す、ワード線終端部でワード線の
最小デザインルールにおける残し寸法幅ａ（30）を有す
るパターン部43やビット線の終端部でビット線の最小デ
ザインルールにおける残し寸法幅ｃ（36）を有するパタ
ーン部59の基板との接触面積32が他の配線部分に比べ小
さいので下地との密着性が低く、レジストパターン形成
の際の写真製版工程における現像処理、あるいは、配線
パターン形成後における水洗などの処理時にレジストと
下地との界面への液の浸み込みやパターンの粗密の境界
領域での液体の表面張力差によりパターンが倒れたり、
剥がれたりするという問題点があった。
路の高集積化によるパターンの微細化にともなうパター
ンと下地との接触面積の減少を概念的に示した断面図で
ある。図において、32はパターンと下地と接触部分、12
7 はフォトレジストパターンを示す。上記のような従来
の配線レイアウトを有する半導体集積回路装置では、特
に、図９、図１０に示す、ワード線終端部でワード線の
最小デザインルールにおける残し寸法幅ａ（30）を有す
るパターン部43やビット線の終端部でビット線の最小デ
ザインルールにおける残し寸法幅ｃ（36）を有するパタ
ーン部59の基板との接触面積32が他の配線部分に比べ小
さいので下地との密着性が低く、レジストパターン形成
の際の写真製版工程における現像処理、あるいは、配線
パターン形成後における水洗などの処理時にレジストと
下地との界面への液の浸み込みやパターンの粗密の境界
領域での液体の表面張力差によりパターンが倒れたり、
剥がれたりするという問題点があった。
【００１１】これらのパターン不良は、図１３に示すよ
うに半導体集積回路装置の高集積化によるパターンの微
細化、つまりパターンと基板との接触面積32の減少とと
もにますます顕在化してきている。
うに半導体集積回路装置の高集積化によるパターンの微
細化、つまりパターンと基板との接触面積32の減少とと
もにますます顕在化してきている。
【００１２】この発明はかかる問題点を解決するために
なされたもので、レジストパターン形成の際の現像時、
あるいは、配線パターン形成後の水洗などの処理におい
てもパターン倒れや剥がれが生じないようにすることを
目的とする。
なされたもので、レジストパターン形成の際の現像時、
あるいは、配線パターン形成後の水洗などの処理におい
てもパターン倒れや剥がれが生じないようにすることを
目的とする。
【００１３】
【課題を解決するための手段】第１の発明においては、
配線パターン終端部が配線の最小デザインルールにおけ
る残し寸法幅よりも幅広に形成された配線構造としたも
のである。
配線パターン終端部が配線の最小デザインルールにおけ
る残し寸法幅よりも幅広に形成された配線構造としたも
のである。
【００１４】第２の発明は、配線の終端部が配線の最小
デザインルールにおける残し寸法幅よりも幅広の層間接
続部のカバー部で形成された配線構造としたものであ
る。
デザインルールにおける残し寸法幅よりも幅広の層間接
続部のカバー部で形成された配線構造としたものであ
る。
【００１５】第３の発明は、配線の終端部が配線の最小
デザインルールにおける残し寸法幅よりも幅広の矩形に
形成された配線構造としたものである。
デザインルールにおける残し寸法幅よりも幅広の矩形に
形成された配線構造としたものである。
【００１６】第４の発明は、層間接続部のカバー部を有
し互いに並列に配置された複数の配線であって、前記層
間接続部のカバー部と終端部との間を配線の最小デザイ
ンルールにおける残し寸法幅よりも幅広に形成された配
線構造としたものである。
し互いに並列に配置された複数の配線であって、前記層
間接続部のカバー部と終端部との間を配線の最小デザイ
ンルールにおける残し寸法幅よりも幅広に形成された配
線構造としたものである。
【００１７】第５の発明は、層間接続部のカバー部で終
端した複数の配線と、これら複数の配線の終端部の間に
設けられ最小デザインルールにおける残し寸法より幅広
に形成されたダミーパターンとを備えた配線構造とした
ものである。
端した複数の配線と、これら複数の配線の終端部の間に
設けられ最小デザインルールにおける残し寸法より幅広
に形成されたダミーパターンとを備えた配線構造とした
ものである。
【００１８】
発明の実施の形態１.図１はこの発明におけるワード線
終端部60の平面レイアウト図を示したものであり、前記
従来例における図９に対応する部分である。図におい
て、13はワード線、30はワード線の最小デザインルール
における残し寸法ａ、31はワード線の最小デザインルー
ルにおける抜き寸法ｂ、40は層間接続を行うためのカバ
ー部、14は層間接続部位、15はビット線、22はメモリセ
ルの活性領域、54はメモリセル部を示したものである。
終端部60の平面レイアウト図を示したものであり、前記
従来例における図９に対応する部分である。図におい
て、13はワード線、30はワード線の最小デザインルール
における残し寸法ａ、31はワード線の最小デザインルー
ルにおける抜き寸法ｂ、40は層間接続を行うためのカバ
ー部、14は層間接続部位、15はビット線、22はメモリセ
ルの活性領域、54はメモリセル部を示したものである。
【００１９】図に示すようにパターン終端部が層間接続
を行うためのカバー部40で形成されているような配線構
造とすることによって、該カバー部は層間接続を行うた
めの部位であるから少なくとも配線の最小デザインルー
ルにおける残し寸法幅ａ（31）よりも幅広いパターンで
終端していることになり、終端部での下地との接触面積
が大きく、したがって下地との密着性が強い配線構造と
することができる。
を行うためのカバー部40で形成されているような配線構
造とすることによって、該カバー部は層間接続を行うた
めの部位であるから少なくとも配線の最小デザインルー
ルにおける残し寸法幅ａ（31）よりも幅広いパターンで
終端していることになり、終端部での下地との接触面積
が大きく、したがって下地との密着性が強い配線構造と
することができる。
【００２０】このようなパターン形成は従来例で上述し
たように、フォトマスク原版に該発明のパターンを描画
し、このフォトマスクを用いた写真製版技術およびエッ
チング技術によって半導体装置に作り込むことができ
る。
たように、フォトマスク原版に該発明のパターンを描画
し、このフォトマスクを用いた写真製版技術およびエッ
チング技術によって半導体装置に作り込むことができ
る。
【００２１】発明の実施の形態２.図２はこの発明にお
ける実施の形態１をビット線に適用したときの終端部81
の平面レイアウト図であり、前記従来例における図１１
に対応する部分である。図において、15はビット線、22
はメモリセルの活性領域、41は層間接続を行うためのカ
バー部、35はビット線の最小デザインルールにおける残
し寸法幅ｃ、36はビット線の最小デザインルールにおけ
る抜き寸法幅ｄ、110 はビット線と基板との層間接続部
位、52はセンスリフレッシュアンプである。
ける実施の形態１をビット線に適用したときの終端部81
の平面レイアウト図であり、前記従来例における図１１
に対応する部分である。図において、15はビット線、22
はメモリセルの活性領域、41は層間接続を行うためのカ
バー部、35はビット線の最小デザインルールにおける残
し寸法幅ｃ、36はビット線の最小デザインルールにおけ
る抜き寸法幅ｄ、110 はビット線と基板との層間接続部
位、52はセンスリフレッシュアンプである。
【００２２】実施の形態１と同様にビット線の終端部が
層間接続を行うためのカバー部41で形成されているよう
な配線構造とすることによって、下地との接触面積が大
きく、したがって下地との密着性が強い配線構造とする
ことができる。また、実施の形態１と同様の方法によっ
てパターン形成することができる。
層間接続を行うためのカバー部41で形成されているよう
な配線構造とすることによって、下地との接触面積が大
きく、したがって下地との密着性が強い配線構造とする
ことができる。また、実施の形態１と同様の方法によっ
てパターン形成することができる。
【００２３】発明の実施の形態３.図３はこの発明にお
ける第３の実施の形態を示したワード線の終端部70の平
面レイアウト図であり、前記従来例における図１０に対
応する部分である。図において、45は本発明における複
数の配線の終端部のパターンである。他の符号は実施の
形態１で説明したものと同一である。
ける第３の実施の形態を示したワード線の終端部70の平
面レイアウト図であり、前記従来例における図１０に対
応する部分である。図において、45は本発明における複
数の配線の終端部のパターンである。他の符号は実施の
形態１で説明したものと同一である。
【００２４】実施の形態１ではパターン倒れや剥がれは
防止できるが、図１のＷに示すような抜き寸法がワード
線13のピッチ（ａ＋ｂ）の約３倍程度の空白部分が生じ
るため、本配線形成後に層間絶縁膜などを成膜した場
合、図１のＢ- Ｂ' 部の断面を示す図５のような段差16
0 が生じやすく、以降の写真製版工程やエッチングなど
のパターン形成が困難になるという問題がある。
防止できるが、図１のＷに示すような抜き寸法がワード
線13のピッチ（ａ＋ｂ）の約３倍程度の空白部分が生じ
るため、本配線形成後に層間絶縁膜などを成膜した場
合、図１のＢ- Ｂ' 部の断面を示す図５のような段差16
0 が生じやすく、以降の写真製版工程やエッチングなど
のパターン形成が困難になるという問題がある。
【００２５】そこで、図２に示すように実施の形態１の
配線終端部の前記空白部分を生じさせないようにするた
め複数の配線の終端部が前記層間接続部のカバー部と終
端部との間を最小デザインルールにおける残し寸法幅ａ
（30）より幅広であるような配線構造45とするものであ
る。なお、終端部パターン45はそれぞれの各配線と連続
したパターンであり図のように配線との間に境界がある
わけではない。
配線終端部の前記空白部分を生じさせないようにするた
め複数の配線の終端部が前記層間接続部のカバー部と終
端部との間を最小デザインルールにおける残し寸法幅ａ
（30）より幅広であるような配線構造45とするものであ
る。なお、終端部パターン45はそれぞれの各配線と連続
したパターンであり図のように配線との間に境界がある
わけではない。
【００２６】図６は層間絶縁膜150 を成膜した後の図３
におけるＣ- Ｃ' 部の断面を示したものであるが、パタ
ーンが密になっているので段差が生じにくく平坦性が向
上するため、以降ビット線などの配線の形成の際の写真
製版やエッチングが非常に容易になる。また、終端部が
層間接続を行うためのカバー部より更に幅広のパターン
で終端しているから、下地との接触面積が更に増え、密
着性も向上する。このようなパターン形成は実施の形態
１で述べたのと同様の方法で達成することができる。
におけるＣ- Ｃ' 部の断面を示したものであるが、パタ
ーンが密になっているので段差が生じにくく平坦性が向
上するため、以降ビット線などの配線の形成の際の写真
製版やエッチングが非常に容易になる。また、終端部が
層間接続を行うためのカバー部より更に幅広のパターン
で終端しているから、下地との接触面積が更に増え、密
着性も向上する。このようなパターン形成は実施の形態
１で述べたのと同様の方法で達成することができる。
【００２７】発明の実施の形態４.図４はこの発明にお
ける第４の実施の形態を示したワード線の終端部75の平
面レイアウト図であり、前記従来例における図１０に対
応する部分である。図において、46は本発明におけるダ
ミーパターンである。他の符号は実施の形態２で説明し
たものと同一である。
ける第４の実施の形態を示したワード線の終端部75の平
面レイアウト図であり、前記従来例における図１０に対
応する部分である。図において、46は本発明におけるダ
ミーパターンである。他の符号は実施の形態２で説明し
たものと同一である。
【００２８】実施の形態３における前記空白部分を補う
ための別の方法として、前記空白部分に各配線とは独立
し、かつ最小デザインルールにおける残し寸法よりも幅
広のダミーパターン46を配する。こうすることによっ
て、大きな空白部分が埋まるから、図５に示すような段
差の問題は解消する。また、このようなダミーパターン
を配することによって、現像などの液処理時におけるパ
ターンの粗密の境界領域での表面張力差を緩和すること
ができるので、実施の形態１で述べた配線構造よりもさ
らに下地との密着性を強化することができる。このよう
なパターン形成は実施の形態１で述べたと同様の方法で
達成することができる。
ための別の方法として、前記空白部分に各配線とは独立
し、かつ最小デザインルールにおける残し寸法よりも幅
広のダミーパターン46を配する。こうすることによっ
て、大きな空白部分が埋まるから、図５に示すような段
差の問題は解消する。また、このようなダミーパターン
を配することによって、現像などの液処理時におけるパ
ターンの粗密の境界領域での表面張力差を緩和すること
ができるので、実施の形態１で述べた配線構造よりもさ
らに下地との密着性を強化することができる。このよう
なパターン形成は実施の形態１で述べたと同様の方法で
達成することができる。
【００２９】発明の実施の形態５.図７はこの発明にお
ける第５の実施の形態を示したビット線の終端部80の平
面レイアウト図であり、前記従来例における図１１に対
応する部分である。図において、90は本発明におけるビ
ット線終端部のパターン、15はビット線、22はメモリセ
ルの活性領域、35はビット線の最小デザインルールにお
ける残し寸法幅ｃ、36はビット線の最小デザインルール
における抜き寸法幅ｄ、37は終端部配線間の間隔ｅ、41
は層間接続部のカバー部、52はセンスリフレッシュアン
プ、110 は基板とビット線との層間接続部位である。
ける第５の実施の形態を示したビット線の終端部80の平
面レイアウト図であり、前記従来例における図１１に対
応する部分である。図において、90は本発明におけるビ
ット線終端部のパターン、15はビット線、22はメモリセ
ルの活性領域、35はビット線の最小デザインルールにお
ける残し寸法幅ｃ、36はビット線の最小デザインルール
における抜き寸法幅ｄ、37は終端部配線間の間隔ｅ、41
は層間接続部のカバー部、52はセンスリフレッシュアン
プ、110 は基板とビット線との層間接続部位である。
【００３０】終端部間の間隔ｅ（37）が当該配線の最小
デザインルールの残し寸法ｃ（35）よりも大きい本ビッ
トライン15等の配線の場合には、その終端部が該配線の
最小デザインルールにおける残し寸法幅ｃ（37）よりも
幅広の辺を有する矩形パターンで形成されているもので
ある。なお、実施の形態３で述べたのと同様にこの矩形
パターンは各配線と連続したものであり、図のように配
線との間に境界があるわけではない。このようにするこ
とによって、終端部でのパターンと下地との接触面積を
大きくすることができるから密着性が強まる。また、矩
形パターン近傍のスペースが小さくなるので実施の形態
２で述べたような段差の低減にもなる。このようなパタ
ーン形成は実施の形態１で述べたと同様の方法で達成す
ることができる。
デザインルールの残し寸法ｃ（35）よりも大きい本ビッ
トライン15等の配線の場合には、その終端部が該配線の
最小デザインルールにおける残し寸法幅ｃ（37）よりも
幅広の辺を有する矩形パターンで形成されているもので
ある。なお、実施の形態３で述べたのと同様にこの矩形
パターンは各配線と連続したものであり、図のように配
線との間に境界があるわけではない。このようにするこ
とによって、終端部でのパターンと下地との接触面積を
大きくすることができるから密着性が強まる。また、矩
形パターン近傍のスペースが小さくなるので実施の形態
２で述べたような段差の低減にもなる。このようなパタ
ーン形成は実施の形態１で述べたと同様の方法で達成す
ることができる。
【００３１】
【発明の効果】第１の発明によれば、配線のレジストパ
ターンおよびエッチング後のパターンの終端部からのパ
ターン倒れやパターン剥がれが防止できるためデバイス
の歩留、信頼性を向上させることができる。
ターンおよびエッチング後のパターンの終端部からのパ
ターン倒れやパターン剥がれが防止できるためデバイス
の歩留、信頼性を向上させることができる。
【００３２】第２の発明によれば、第１の発明の効果に
加え、パターンレイアウトの設計変更を考慮する必要が
なくマスク制作上の工期のロスがほとんどない。
加え、パターンレイアウトの設計変更を考慮する必要が
なくマスク制作上の工期のロスがほとんどない。
【００３３】第３の発明によれば、第１の発明の効果に
加え、マスク制作が容易（ＥＢでは矩形パターンはなん
ら問題なく描画できる）であり工費の負担が小さく、ま
た工期のロスも比較的少なくて済む。
加え、マスク制作が容易（ＥＢでは矩形パターンはなん
ら問題なく描画できる）であり工費の負担が小さく、ま
た工期のロスも比較的少なくて済む。
【００３４】第４の発明によれば、第１の発明の効果に
加え、配線形成後のデバイス表面の段差を低減し平坦化
ができるため、配線形成以降のパターン形成が容易にな
り工程数の削減ができる。
加え、配線形成後のデバイス表面の段差を低減し平坦化
ができるため、配線形成以降のパターン形成が容易にな
り工程数の削減ができる。
【００３５】第５の発明によれば、第１の発明の効果に
加え、配線形成後のデバイス表面の段差を低減し平坦化
ができるため、配線形成以降のパターン形成が容易にな
り工程数の削減ができる。
加え、配線形成後のデバイス表面の段差を低減し平坦化
ができるため、配線形成以降のパターン形成が容易にな
り工程数の削減ができる。
【図１】 本発明に係る半導体集積回路装置の一実施の
形態の配線の終端部レイアウト平面図。
形態の配線の終端部レイアウト平面図。
【図２】 本発明に係る半導体集積回路装置の他の実施
の形態の配線の終端部のレイアウト平面図。
の形態の配線の終端部のレイアウト平面図。
【図３】 本発明に係る半導体集積回路装置の他の実施
の形態の配線の終端部のレイアウト平面図。
の形態の配線の終端部のレイアウト平面図。
【図４】 本発明に係る半導体集積回路装置の他の実施
の形態の配線の終端部のレイアウト平面図。
の形態の配線の終端部のレイアウト平面図。
【図５】 図１におけるＢ- Ｂ' 部のエッチング後のパ
ターン断面図。
ターン断面図。
【図６】 図３におけるＣ- Ｃ' 部のエッチング後のパ
ターン断面図。
ターン断面図。
【図７】 本発明に係る半導体集積回路装置の他の実施
の形態の配線の終端部のレイアウト平面図。
の形態の配線の終端部のレイアウト平面図。
【図８】 従来例における半導体集積回路装置のメモリ
セルおよびアレイを示すブロック図。
セルおよびアレイを示すブロック図。
【図９】 従来例における半導体集積回路装置のメモリ
セルブロック間隙におけるワード線のレイアウト平面
図。
セルブロック間隙におけるワード線のレイアウト平面
図。
【図１０】 従来例における半導体集積回路装置の最外
メモリセルブロックにおけるワード線の終端部のレイア
ウト平面図。
メモリセルブロックにおけるワード線の終端部のレイア
ウト平面図。
【図１１】 従来例における半導体集積回路装置のメモ
リセルブロックとセンスリフレッシュアンプの間隙にお
けるビット線のレイアウト平面図。
リセルブロックとセンスリフレッシュアンプの間隙にお
けるビット線のレイアウト平面図。
【図１２】 パターン形成のプロセスフローを示す断面
図。
図。
【図１３】 図９におけるＡ- Ａ' 部レジストパターン
断面図。
断面図。
【符号の説明】 １３ ワードライン １４ 層間接続孔部位 １５ ビットライン ２２ メモリセル活性領域 ３０ ワード線の最小デザインルールにおける残し寸法 ３１ ワード線の最小デザインルールにおける抜き寸法 ３２ パターンと下地との接触部分 ３５ ビット線の最小デザインルールにおける残し寸法 ３６ ビット線の最小デザインルールにおける抜き寸法 ３７ ビット線の終端部における配線間隔 ４０ ワード線の層間接続を行うためのカバー部 ４１ ビット線の層間接続を行うためのカバー部 ４５ 本発明におけるワード線終端部のパターン ４６ 本発明におけるワード線終端部分のダミーパター
ン ５０ ローデコーダー ５１ カラムデコーダー ５２ センスリフレッシュアンプ ５４ メモリセルブロック ５７ メモリセルブロック間隙部の配線アレイ部 ５８ ワード線走査方向の最外メモリセルブロックにお
けるワード線 終端部レイアウト ６０ 本発明におけるワード線の終端部のレイアウト ７０ 本発明におけるワード線の終端部のレイアウト ７５ 本発明におけるワード線の終端部のレイアウト ８０ 本発明におけるビット線の終端部のレイアウト ９０ 本発明におけるビット線終端部の矩形パターン １１０ ビット線と基板との層間接続部位 １２０ フォトマスク（レティクル） １２５ 感光性樹脂膜（レジスト） １２６ 縮小投影露光 １２７ レジストパターン １２８ プラズマ １３０ 配線膜（被エッチング膜） １３５ 配線パターン １４０ 基板 １５０ 層間絶縁膜 １６０ 段差
ン ５０ ローデコーダー ５１ カラムデコーダー ５２ センスリフレッシュアンプ ５４ メモリセルブロック ５７ メモリセルブロック間隙部の配線アレイ部 ５８ ワード線走査方向の最外メモリセルブロックにお
けるワード線 終端部レイアウト ６０ 本発明におけるワード線の終端部のレイアウト ７０ 本発明におけるワード線の終端部のレイアウト ７５ 本発明におけるワード線の終端部のレイアウト ８０ 本発明におけるビット線の終端部のレイアウト ９０ 本発明におけるビット線終端部の矩形パターン １１０ ビット線と基板との層間接続部位 １２０ フォトマスク（レティクル） １２５ 感光性樹脂膜（レジスト） １２６ 縮小投影露光 １２７ レジストパターン １２８ プラズマ １３０ 配線膜（被エッチング膜） １３５ 配線パターン １４０ 基板 １５０ 層間絶縁膜 １６０ 段差
Claims (5)
- 【請求項１】 配線の終端部が最小デザインルールにお
ける残し寸法より幅広に形成した半導体集積回路の配線
構造。 - 【請求項２】 終端部が層間接続部のカバー部で形成さ
れている請求項１に記載の半導体集積回路の配線構造。 - 【請求項３】 終端部が矩形に形成されている請求項１
に記載の半導体集積回路の配線構造。 - 【請求項４】 層間接続部を有し互いに並列に配置され
た複数の配線であって、前記層間接続部のカバー部と終
端部との間を最小デザインルールにおける残し寸法より
幅広に形成した半導体集積回路の配線構造。 - 【請求項５】 層間接続部のカバー部で終端した複数の
配線と、これら複数の配線の終端部の間に設けられ最小
デザインルールにおける残し寸法より幅広に形成された
ダミーパターンとを備えた半導体集積回路の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23522895A JP3526981B2 (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23522895A JP3526981B2 (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982710A true JPH0982710A (ja) | 1997-03-28 |
| JP3526981B2 JP3526981B2 (ja) | 2004-05-17 |
Family
ID=16982986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23522895A Expired - Fee Related JP3526981B2 (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路の配線構造 |
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| Country | Link |
|---|---|
| JP (1) | JP3526981B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015056A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | ライン型パターンを有する半導体素子及びそのレイアウト方法 |
| JP2004311643A (ja) * | 2003-04-04 | 2004-11-04 | Seiko Epson Corp | 圧電素子形成部材およびその製造方法ならびにそれを用いた圧電素子ユニットおよび液体噴射ヘッド |
| US6839264B2 (en) | 2002-03-22 | 2005-01-04 | Nec Electronics Corporation | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
| US7105873B2 (en) | 1998-07-03 | 2006-09-12 | Hitachi, Ltd. | Semiconductor device and method for patterning |
| JP2008047904A (ja) * | 2007-08-10 | 2008-02-28 | Hitachi Ltd | 半導体装置 |
| JP2008166444A (ja) * | 2006-12-27 | 2008-07-17 | Toshiba Corp | 半導体記憶装置 |
| JP2009044080A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2022062544A1 (zh) * | 2020-09-28 | 2022-03-31 | 长鑫存储技术有限公司 | 集成电路存储器及其形成方法 |
-
1995
- 1995-09-13 JP JP23522895A patent/JP3526981B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582921B2 (en) | 1998-07-03 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device and method for patterning |
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| JP4504402B2 (ja) * | 2007-08-10 | 2010-07-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| US12033942B2 (en) | 2020-09-28 | 2024-07-09 | Changxin Memory Technologies, Inc. | Integrated circuit memory and the method of forming the same |
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| Publication number | Publication date |
|---|---|
| JP3526981B2 (ja) | 2004-05-17 |
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