JP2000091530A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000091530A JP2000091530A JP10257057A JP25705798A JP2000091530A JP 2000091530 A JP2000091530 A JP 2000091530A JP 10257057 A JP10257057 A JP 10257057A JP 25705798 A JP25705798 A JP 25705798A JP 2000091530 A JP2000091530 A JP 2000091530A
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Abstract
(57)【要約】
【課題】 フォトレジスト限界寸法以上にパッドを形成
する場合に発生するパッドポリシリコン残りを確実に除
去し、ＤＲＡＭのセルを安定的に形成する。 【解決手段】 全面に酸化膜１３を成膜し、エッチバ
ックを行うことにより、酸化膜ハードマスク１２側壁
に、サイドウォール酸化膜１３を形成する。このときセ
ルアレイ端部および周辺回路部のゲート段部にサイドウ
ォール酸化膜残り１４が発生している。次に、このサイ
ドウォール酸化残り１４を除去するために、セル部の酸
化膜パターンを保護するフォトリソグラフィー工程を行
う。このとき、レジストパターンの端部１６を、太くし
たダミーゲート７上に来るようにレイアウトをする。こ
のときゲート太さを２×（ａ＋ｂ＋ｃ＋ｄ）以上の太さ
にすることにより、目ずれ・寸法ずれが起きても、レジ
スト端部がゲート部から外れて、段差部を隠すことがな
い。次に、レジストパターン１５をマスクとし、サイド
ウォール酸化膜残り１４を除去する。
する場合に発生するパッドポリシリコン残りを確実に除
去し、ＤＲＡＭのセルを安定的に形成する。 【解決手段】 全面に酸化膜１３を成膜し、エッチバ
ックを行うことにより、酸化膜ハードマスク１２側壁
に、サイドウォール酸化膜１３を形成する。このときセ
ルアレイ端部および周辺回路部のゲート段部にサイドウ
ォール酸化膜残り１４が発生している。次に、このサイ
ドウォール酸化残り１４を除去するために、セル部の酸
化膜パターンを保護するフォトリソグラフィー工程を行
う。このとき、レジストパターンの端部１６を、太くし
たダミーゲート７上に来るようにレイアウトをする。こ
のときゲート太さを２×（ａ＋ｂ＋ｃ＋ｄ）以上の太さ
にすることにより、目ずれ・寸法ずれが起きても、レジ
スト端部がゲート部から外れて、段差部を隠すことがな
い。次に、レジストパターン１５をマスクとし、サイド
ウォール酸化膜残り１４を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ゲート間を橋渡しするポリシ
リコンパッドを形成した後に不用のポリシリコンを除去
した半導体装置及びその製造方法に関する。
の製造方法に関し、特に、ゲート間を橋渡しするポリシ
リコンパッドを形成した後に不用のポリシリコンを除去
した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのセル内の寸法は、ＤＲＡＭの
チップサイズに影響するため、集積回路の微細化・高集
積化に伴い、微細化が急激に進んでいる。ＤＲＡＭセル
の微細化の中で、形成が困難となる要因の一つとして、
セル内コンタクト形成がある。
チップサイズに影響するため、集積回路の微細化・高集
積化に伴い、微細化が急激に進んでいる。ＤＲＡＭセル
の微細化の中で、形成が困難となる要因の一つとして、
セル内コンタクト形成がある。
【０００３】従来、コンタクトホールを形成する方法
は、たとえば、特許公報第２５７７８６４号（「半導体
素子の微細コンタクトホール形成方法」）に開示されて
いる。
は、たとえば、特許公報第２５７７８６４号（「半導体
素子の微細コンタクトホール形成方法」）に開示されて
いる。
【０００４】図６に示すように、この公報に開示された
方法においては、素子分離領域102を設けたシリコン基
板ん101上に、ソース電極６６Aと、ドレイン電極６６B
上にコンタクトホールを形成する際、ポリシリコン膜１
００を形成している。すなわち、図６(A)において、酸
化膜６７及びシリコン窒化膜６８の上に全面にポリシリ
コン膜１００を成膜する。次に、図６(B）において、酸
化膜６７及びシリコン窒化膜６８が露出するまでポリシ
リコン膜１００を非等方性蝕刻することにより、シリコ
ン窒化膜６８の下側まで回り込んで露出した酸化膜６７
の側壁にポリシリコンパッド100Aを形成する。このポリ
シリコンパッド100Aは蝕刻バリアとして作用するので、
図６(C)に示すように、コンタクトホールマスクのパタ
ーンより小さい幅を有するコンタクトホールが形成され
る。
方法においては、素子分離領域102を設けたシリコン基
板ん101上に、ソース電極６６Aと、ドレイン電極６６B
上にコンタクトホールを形成する際、ポリシリコン膜１
００を形成している。すなわち、図６(A)において、酸
化膜６７及びシリコン窒化膜６８の上に全面にポリシリ
コン膜１００を成膜する。次に、図６(B）において、酸
化膜６７及びシリコン窒化膜６８が露出するまでポリシ
リコン膜１００を非等方性蝕刻することにより、シリコ
ン窒化膜６８の下側まで回り込んで露出した酸化膜６７
の側壁にポリシリコンパッド100Aを形成する。このポリ
シリコンパッド100Aは蝕刻バリアとして作用するので、
図６(C)に示すように、コンタクトホールマスクのパタ
ーンより小さい幅を有するコンタクトホールが形成され
る。
【０００５】次に、パッドシリコンの寸法をフォトレジ
スト限界寸法よりも大きく形成することを利用して、セ
ルアレイ部と周辺回路部とを有する半導体素子を製造す
る工程について、詳細に検討する。この工程の内、セル
内コンタクト形成が特に困難である。ここで、セル内コ
ンタクトは、最小ピッチで配列されたワード線およびビ
ット線の間に、拡散層とビット線を電気的につなげるビ
ットコンタクトと、拡散層と容量下部電極を電気的につ
なげる容量コンタクトを形成することである。
スト限界寸法よりも大きく形成することを利用して、セ
ルアレイ部と周辺回路部とを有する半導体素子を製造す
る工程について、詳細に検討する。この工程の内、セル
内コンタクト形成が特に困難である。ここで、セル内コ
ンタクトは、最小ピッチで配列されたワード線およびビ
ット線の間に、拡散層とビット線を電気的につなげるビ
ットコンタクトと、拡散層と容量下部電極を電気的につ
なげる容量コンタクトを形成することである。
【０００６】まず、図７を参照して、フォトレジストに
よるエッチングの限界寸法以上にパッドを大きく形成す
る方法を説明する。
よるエッチングの限界寸法以上にパッドを大きく形成す
る方法を説明する。
【０００７】図7(A）はシリコン基板上１０１に、素子
分離領域１０２が形成されており、その上にゲート酸化
膜１０３、ゲート下部電極１０４、ゲート上部電極１０
５、ゲート電極上ハードマスク酸化膜１０６が形成され
ている。
分離領域１０２が形成されており、その上にゲート酸化
膜１０３、ゲート下部電極１０４、ゲート上部電極１０
５、ゲート電極上ハードマスク酸化膜１０６が形成され
ている。
【０００８】次に、図7(B)に示すように、公知のフォト
リソグラフィ技術を用いて、ハードマスク酸化膜１０６
をパターンニングし、その下のゲート電極もパターニン
グを行い、ゲート電極を形成する。
リソグラフィ技術を用いて、ハードマスク酸化膜１０６
をパターンニングし、その下のゲート電極もパターニン
グを行い、ゲート電極を形成する。
【０００９】次に、図7(C)に示すように、サイドウォー
ル酸化膜１０８を形成し、公知のフォトリソグラフィー
技術を用いてセル内のみエッチバックを行う。
ル酸化膜１０８を形成し、公知のフォトリソグラフィー
技術を用いてセル内のみエッチバックを行う。
【００１０】次に、図7(D)に示すように、パッドとなる
ポリシリコン１０９を全面に成膜し、その上にハードマ
スクとなる酸化膜１１０を成膜する。
ポリシリコン１０９を全面に成膜し、その上にハードマ
スクとなる酸化膜１１０を成膜する。
【００１１】次に、図7(E）に示すように公知のフォト
リソグラフィ技術を用いて、パッドとなるレジストパタ
ーン１１１を形成する。
リソグラフィ技術を用いて、パッドとなるレジストパタ
ーン１１１を形成する。
【００１２】次に、図7(F)に示すように、レジストパタ
ーンをマスクに酸化膜ハードマスク１１２をパターンニ
ングする。このとき、レジストマスクにエッチングを行
っているために、オーバーエッチングの時間を多くし、
ゲート段差部に酸化膜が残らないようにエッチングす
る。
ーンをマスクに酸化膜ハードマスク１１２をパターンニ
ングする。このとき、レジストマスクにエッチングを行
っているために、オーバーエッチングの時間を多くし、
ゲート段差部に酸化膜が残らないようにエッチングす
る。
【００１３】
【発明が解決しようとする課題】しかし、図8(G)に示す
ように、引き続く工程で、全面に酸化膜を成膜し、エッ
チバックを行うことにより、酸化膜ハードマスク１１２
側壁に、サイドウォール酸化膜１１３を形成すると、こ
のときセルアレイ端部および周辺回路部のゲート段部に
サイドウォール酸化膜残り１１４が発生する。
ように、引き続く工程で、全面に酸化膜を成膜し、エッ
チバックを行うことにより、酸化膜ハードマスク１１２
側壁に、サイドウォール酸化膜１１３を形成すると、こ
のときセルアレイ端部および周辺回路部のゲート段部に
サイドウォール酸化膜残り１１４が発生する。
【００１４】次に、図８(H)に示すように、このサイド
ウォール酸化膜のこり１１４を除去するために、セル部
の酸化膜パターンを保護するフォトリソグラフィー工程
を行う。しかし、このとき、レジストパターン端部１１
６は、下地ゲートフォトレジストおよびパッド保護フォ
トレジストの目ずれ、およびフォトレジスト寸法ばらつ
きのため、セルアレイ端部より外側に形成されてしまう
可能性が大きい。
ウォール酸化膜のこり１１４を除去するために、セル部
の酸化膜パターンを保護するフォトリソグラフィー工程
を行う。しかし、このとき、レジストパターン端部１１
６は、下地ゲートフォトレジストおよびパッド保護フォ
トレジストの目ずれ、およびフォトレジスト寸法ばらつ
きのため、セルアレイ端部より外側に形成されてしまう
可能性が大きい。
【００１５】従って、図8(I)に示すように、レジストパ
ターン１１５をマスクとしてセルアレイ部をエッチング
しても、セルアレイ端部の酸化膜残りは、フォトレジス
トで保護されているため、酸化膜残り１１４は酸化膜残
り１１７としてそのまま残る。
ターン１１５をマスクとしてセルアレイ部をエッチング
しても、セルアレイ端部の酸化膜残りは、フォトレジス
トで保護されているため、酸化膜残り１１４は酸化膜残
り１１７としてそのまま残る。
【００１６】そして、最後に、図8(J）に示すようにマ
スク酸化膜をマスクにパッドポリシリコン１０９をエッ
チング除去し、フォトレジスト限界寸法よりも酸化膜サ
イドウォール膜厚分大きなパッドポリシリコン２０を形
成するが、残った酸化膜１１７がマスクとなり、パッド
ポリシリコン残り１１８が発生する。
スク酸化膜をマスクにパッドポリシリコン１０９をエッ
チング除去し、フォトレジスト限界寸法よりも酸化膜サ
イドウォール膜厚分大きなパッドポリシリコン２０を形
成するが、残った酸化膜１１７がマスクとなり、パッド
ポリシリコン残り１１８が発生する。
【００１７】このように、セルアレイ周辺部に、酸化膜
１１７の残りやパッドポリシリコン残り１１８が発生す
ると、ウエハ全体が不良となりかねない。
１１７の残りやパッドポリシリコン残り１１８が発生す
ると、ウエハ全体が不良となりかねない。
【００１８】そこで、本発明は、フォトレジスト限界寸
法以上に大きいパッドを形成する場合に発生するパッド
ポリシリコン残り１１８を確実に除去し、ＤＲＡＭのセ
ルを安定的に形成することを課題としている。
法以上に大きいパッドを形成する場合に発生するパッド
ポリシリコン残り１１８を確実に除去し、ＤＲＡＭのセ
ルを安定的に形成することを課題としている。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
めの本発明の半導体装置は、基板上に形成したゲート電
極の配列と、隣接する前記ゲート電極同士を橋渡しする
ポリシリコンパッドとを有するセルアレイ部と、前記セ
ルアレイ部に接する周辺回路部とを有する半導体装置で
あって、前記セルアレイ部の周辺部であって、前記周辺
回路部に接する部分のゲート電極幅を、前記周辺回路部
に接しない部分のゲート電極幅より大きくしている。
めの本発明の半導体装置は、基板上に形成したゲート電
極の配列と、隣接する前記ゲート電極同士を橋渡しする
ポリシリコンパッドとを有するセルアレイ部と、前記セ
ルアレイ部に接する周辺回路部とを有する半導体装置で
あって、前記セルアレイ部の周辺部であって、前記周辺
回路部に接する部分のゲート電極幅を、前記周辺回路部
に接しない部分のゲート電極幅より大きくしている。
【００２０】また、本発明の半導体装置の製造方法は、
ポリシリコンパッドを形成した後、ポリシリコンパッド
をフォトレジストで保護するとともに、ダミーゲート上
にフォトレジストの端部を乗せて、フォトレジストの外
部に残ったポリシリコンをエッチング除去するようにし
ている。
ポリシリコンパッドを形成した後、ポリシリコンパッド
をフォトレジストで保護するとともに、ダミーゲート上
にフォトレジストの端部を乗せて、フォトレジストの外
部に残ったポリシリコンをエッチング除去するようにし
ている。
【００２１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２２】[第１実施形態]図１は本発明の半導体装置
の断面図である。図1に示すように、本発明の半導体装
置は素子分離領域を形成したシリコン基板上に、ゲート
電極を分離して形成し、ゲート電極間にパッドポリシリ
コンを形成し、パッドポリシリコン上に全面に第1層間
絶縁膜２１を形成してある。そして、第1層間絶縁膜２
１にコンタクトホール列を形成してビットコンタクト２
２を介して第1層間絶縁膜２１上にビット線２３を配線
している。
の断面図である。図1に示すように、本発明の半導体装
置は素子分離領域を形成したシリコン基板上に、ゲート
電極を分離して形成し、ゲート電極間にパッドポリシリ
コンを形成し、パッドポリシリコン上に全面に第1層間
絶縁膜２１を形成してある。そして、第1層間絶縁膜２
１にコンタクトホール列を形成してビットコンタクト２
２を介して第1層間絶縁膜２１上にビット線２３を配線
している。
【００２３】更に、このビット線２３上に全面に第2絶
縁層２４を形成する。そして、別のコンタクトホール列
を形成して、容量コンタクト25を介して容量下部電極２
６を接続している。この容量下部電極２６上には、それ
ぞれ容量絶縁膜２７が形成されている。そして、容量絶
縁膜２７上に全面に容量上部電極２８が形成されてい
る。
縁層２４を形成する。そして、別のコンタクトホール列
を形成して、容量コンタクト25を介して容量下部電極２
６を接続している。この容量下部電極２６上には、それ
ぞれ容量絶縁膜２７が形成されている。そして、容量絶
縁膜２７上に全面に容量上部電極２８が形成されてい
る。
【００２４】本発明の半導体装置においては、上述した
セルアレイ部の周辺のゲート電極の幅を大きくして、パ
ッドポリシリコン残りが発生しないようにしてある。
セルアレイ部の周辺のゲート電極の幅を大きくして、パ
ッドポリシリコン残りが発生しないようにしてある。
【００２５】次に、図２乃至図4を参照して、本発明の
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
【００２６】まず、図2(A）に示すように、はシリコン
基板上１に、素子分離領域２を形成し、その上にゲート
酸化膜３、ゲート下部電極４、ゲート上部電極５、ゲー
ト電極上ハードマスク酸化膜６が順次形成されている。
基板上１に、素子分離領域２を形成し、その上にゲート
酸化膜３、ゲート下部電極４、ゲート上部電極５、ゲー
ト電極上ハードマスク酸化膜６が順次形成されている。
【００２７】次に、図2(B)に示すように、公知のフォト
リソグラフィ技術を用いて、ハードマスク酸化膜６をパ
ターンニングし、その下のゲート電極もパターニングを
行い、ゲート電極を形成する。このとき、セルアレイ端
部のダミーゲート電極７の太さを、セル内より太くす
る。このときのゲートの太さは、ゲートフォトレジスト
時の目ずれ量をａ、ゲートフォトレジスト次のゲート寸
法のばらつき量をｂ、後工程のパッド保護フォトレジス
トの目ずれ量をｃ、パッド保護フォトレジストの寸法ば
らつき量をｄとすると、２×（ａ＋ｂ＋ｃ＋ｄ）以上の
ゲート太さとする。実際には、目ずれ量（マスク位置あ
わせ寸法精度）の最大値はセルアレイ内部のゲート電極
幅Wの半分程度以下であるので、ダミーゲート電極７の
幅は2W以上であればよい。
リソグラフィ技術を用いて、ハードマスク酸化膜６をパ
ターンニングし、その下のゲート電極もパターニングを
行い、ゲート電極を形成する。このとき、セルアレイ端
部のダミーゲート電極７の太さを、セル内より太くす
る。このときのゲートの太さは、ゲートフォトレジスト
時の目ずれ量をａ、ゲートフォトレジスト次のゲート寸
法のばらつき量をｂ、後工程のパッド保護フォトレジス
トの目ずれ量をｃ、パッド保護フォトレジストの寸法ば
らつき量をｄとすると、２×（ａ＋ｂ＋ｃ＋ｄ）以上の
ゲート太さとする。実際には、目ずれ量（マスク位置あ
わせ寸法精度）の最大値はセルアレイ内部のゲート電極
幅Wの半分程度以下であるので、ダミーゲート電極７の
幅は2W以上であればよい。
【００２８】次に、図2(C)に示すように、サイドウォー
ル酸化膜８を形成し、セル内のみエッチバックを行う。
ル酸化膜８を形成し、セル内のみエッチバックを行う。
【００２９】次に、図３(D)に示すように、パッドとな
るポリシリコン９を全面に成膜し、その上にハードマス
クとなる酸化膜１０を成膜する。
るポリシリコン９を全面に成膜し、その上にハードマス
クとなる酸化膜１０を成膜する。
【００３０】次に、図３(E)に示すように、公知のフォ
トリソグラフィ技術を用いて、パッドとなるレジストパ
ターン１１を形成する。
トリソグラフィ技術を用いて、パッドとなるレジストパ
ターン１１を形成する。
【００３１】次に、図3(F)に示すように、レジストパタ
ーン１１をマスクにして酸化膜ハードマスク１２をパタ
ーンニングする。このとき、レジストマスクにエッチン
グを行っているために、オーバーエッチングの時間を多
くし、ゲート段差部に酸化膜が残らないようにエッチン
グする。
ーン１１をマスクにして酸化膜ハードマスク１２をパタ
ーンニングする。このとき、レジストマスクにエッチン
グを行っているために、オーバーエッチングの時間を多
くし、ゲート段差部に酸化膜が残らないようにエッチン
グする。
【００３２】次に、図４(G)に示すように、全面に酸化
膜を成膜し、エッチバックを行うことにより、酸化膜ハ
ードマスク１２側壁に、サイドウォール酸化膜１３を形
成する。このときセルアレイ端部および周辺回路部のゲ
ート段部にサイドウォール酸化膜残り１４が発生してい
る。
膜を成膜し、エッチバックを行うことにより、酸化膜ハ
ードマスク１２側壁に、サイドウォール酸化膜１３を形
成する。このときセルアレイ端部および周辺回路部のゲ
ート段部にサイドウォール酸化膜残り１４が発生してい
る。
【００３３】次に、図４（H)に示すように、このサイド
ウォール酸化残り１４を除去するために、セル部の酸化
膜パターンを保護するフォトリソグラフィー工程を行
う。このとき、レジストパターンの端部１６を、太くし
たダミーゲート７上に来るようにレイアウトをする。こ
のときゲート太さを２×（ａ＋ｂ＋ｃ＋ｄ）以上の太さ
にすることにより、目ずれ・寸法ずれが起きても、レジ
スト端部がゲート部から外れて、段差部を隠すことな
く、実際のパターンが図８に示すようの形状で形成可能
となる。
ウォール酸化残り１４を除去するために、セル部の酸化
膜パターンを保護するフォトリソグラフィー工程を行
う。このとき、レジストパターンの端部１６を、太くし
たダミーゲート７上に来るようにレイアウトをする。こ
のときゲート太さを２×（ａ＋ｂ＋ｃ＋ｄ）以上の太さ
にすることにより、目ずれ・寸法ずれが起きても、レジ
スト端部がゲート部から外れて、段差部を隠すことな
く、実際のパターンが図８に示すようの形状で形成可能
となる。
【００３４】次に、図4(I)に示すように、レジストパタ
ーン１５をマスクとし、サイドウォール酸化膜残り１４
を除去する。
ーン１５をマスクとし、サイドウォール酸化膜残り１４
を除去する。
【００３５】次に、図4(J)に示すように、酸化膜ハード
マスク１２をマスクにしてパッドポリシリコン９をエッ
チング除去し、フォトレジスト限界寸法よりも酸化膜サ
イドウォール膜厚分大きなパッドポリシリコンを形成す
る。
マスク１２をマスクにしてパッドポリシリコン９をエッ
チング除去し、フォトレジスト限界寸法よりも酸化膜サ
イドウォール膜厚分大きなパッドポリシリコンを形成す
る。
【００３６】このようにして、パッドポリシリコン２０
を形成した後、図1に示したように、第１層間絶縁膜２
１を形成し、ビットコンタクト２２およびビット線２３
を形成する。次にビット線上に第２層間絶縁膜２４を形
成し、容量コンタクト２５を形成する。そして、更に、
第２層間絶縁膜上に容量下部電極２６を形成し、その上
に容量絶縁膜２７と容量上部電極２８が積層される。こ
れによってＤＲＡＭのセル部が構成される。
を形成した後、図1に示したように、第１層間絶縁膜２
１を形成し、ビットコンタクト２２およびビット線２３
を形成する。次にビット線上に第２層間絶縁膜２４を形
成し、容量コンタクト２５を形成する。そして、更に、
第２層間絶縁膜上に容量下部電極２６を形成し、その上
に容量絶縁膜２７と容量上部電極２８が積層される。こ
れによってＤＲＡＭのセル部が構成される。
【００３７】[第２実施形態]図5を参照して第2実施形態
について説明する。
について説明する。
【００３８】まず、第１実施形態の図2(A)(B)(C)までの
工程を順次経て、サイドウォール酸化膜８を形成する。
工程を順次経て、サイドウォール酸化膜８を形成する。
【００３９】次に、図５(A)に示すように、パッドとな
るポリシリコン９を全面に成膜する。
るポリシリコン９を全面に成膜する。
【００４０】次に、図５(B)に示すように、公知のフォ
トリソグラフィ技術を用いて、パッドとなるレジストパ
ターン１１を形成する。次に図５(C)に示すように、レ
ジストパターン１１をマスクにパッドポリシリコン９を
パターンニングする。このとき、テーパーがつくように
エッチングを行うことにより、フォトレジスト寸法より
パッド間隔を狭く形成する。しかしながら、テーパーを
つけるエッチングは、エッチング時にデポが多発し、ゲ
ート段差部にデポがつき、それがマスクとなりポリシリ
コン残り４０が発生する。
トリソグラフィ技術を用いて、パッドとなるレジストパ
ターン１１を形成する。次に図５(C)に示すように、レ
ジストパターン１１をマスクにパッドポリシリコン９を
パターンニングする。このとき、テーパーがつくように
エッチングを行うことにより、フォトレジスト寸法より
パッド間隔を狭く形成する。しかしながら、テーパーを
つけるエッチングは、エッチング時にデポが多発し、ゲ
ート段差部にデポがつき、それがマスクとなりポリシリ
コン残り４０が発生する。
【００４１】次に図5(D)に示すように、このポリシリコ
ン残り４０を除去するために、セル部のパッドポリシリ
コン２０のパターンを保護するフォトレジスト膜１５を
形成する。フォトリソグラフィー工程を行う。このと
き、レジストパターン端部１６を太くしたダミーゲート
上に来るようにレイアウトをする。
ン残り４０を除去するために、セル部のパッドポリシリ
コン２０のパターンを保護するフォトレジスト膜１５を
形成する。フォトリソグラフィー工程を行う。このと
き、レジストパターン端部１６を太くしたダミーゲート
上に来るようにレイアウトをする。
【００４２】次に、図5(E)に示すように、レジストパタ
ーン１５をマスクとし、ポリシリコン残り４０を除去す
る。ここまでの工程により、第１実施形態と同様にパッ
ドポリシリコン２０が形成される。
ーン１５をマスクとし、ポリシリコン残り４０を除去す
る。ここまでの工程により、第１実施形態と同様にパッ
ドポリシリコン２０が形成される。
【００４３】この後は、第1実施形態と同様にして、Ｄ
ＲＡＭセルが出来上がる。
ＲＡＭセルが出来上がる。
【００４４】
【発明の効果】以上説明した本発明によれば、フォトレ
ジスト限界寸法以上に大きいパッドを形成する場合にセ
ルアレイ周辺部に発生する酸化膜の残りやパッドポリシ
リコンの残りを確実に除去することができる。従って、
ＤＲＡＭのセルを安定的に形成することができる。
ジスト限界寸法以上に大きいパッドを形成する場合にセ
ルアレイ周辺部に発生する酸化膜の残りやパッドポリシ
リコンの残りを確実に除去することができる。従って、
ＤＲＡＭのセルを安定的に形成することができる。
【図１】本発明の半導体装置の断面図
【図２】第1実施形態の製造方法の工程図
【図３】第1実施形態の製造方法の工程図(続き）
【図４】第1実施形態の製造方法の工程図(続き）
【図５】第２実施形態の製造方法の工程図
【図６】従来のシリコンパッドの製造工程図
【図７】シリコンパッド残りが生じる従来の製造工程図
【図８】シリコンパッド残りが生じる従来の製造工程図
(続き）
(続き）
１，１０１ シリコン基板 ２，１０２ 素子分離領域 ３，１０３ ゲート酸化膜 ４，１０４ ゲート下部電極 ５，１０５ ゲート上部電極 ６，１０６ ハードマスク酸化膜 ７，１０７ ダミーゲート電極 ８，１０８ サイドウォール酸化膜 ９，１０９ ポリシリコン １０，１１０ 酸化膜 １１，１１１ レジストパターン １２、１１２ 酸化膜ハードマスク １３，１１３ サイドウォール酸化膜 １４，１１４ サイドウォール酸化膜残り １５，１１５ レジストパターン １６，１１６ レジストパターン端部 １１７ 酸化膜残り １１８ ポリシリコン残り ２０ パッドポリシリコン ２１ 第１層間絶縁膜 ２２ ビットコンタクト ２３ ビット線 ２４ 第２層間絶縁膜 ２５ 容量コンタクト ２６ 容量下部電極 ２７ 容量絶縁膜 ２８ 容量上部電極 ４０ ポリシリコン残
Claims (4)
- 【請求項１】 基板上に形成したゲート電極の配列と、
隣接する前記ゲート電極同士を橋渡しするポリシリコン
パッドとを有するセルアレイ部と、前記セルアレイ部に
接する周辺回路部とを有する半導体装置であって、 前記セルアレイ部の周辺部であって、前記周辺回路部に
接する部分のゲート電極幅は、前記周辺回路部に接しな
い部分のゲート電極幅より大きいことを特徴とする半導
体装置。 - 【請求項２】 前記周辺回路部に接する部分のゲート電
極幅は、前記周辺回路部に接しない部分のゲート電極幅
の２倍以上であることを特徴とする半導体装置。 - 【請求項３】 基板上に形成したゲート電極の配列と、
隣接する前記ゲート電極同士を橋渡しするポリシリコン
パッドとを有するセルアレイ部と、前記セルアレイ部に
接する周辺回路部とを有し、前記セルアレイ部と前記周
辺回路部とが接する部分にダミーゲート電極を設ける半
導体装置の製造方法であって、 前記ゲート電極の側壁にサイドウォール酸化膜を形成
し、エッチバックを行う工程と、 パッドとなるポリシリコンを全面に成膜し、その上にハ
ードマスクとなる第１酸化膜を成膜する工程と、 前記パッドとなるレジストパターンを形成する工程と、 前記レジストパターンをマスクにして前記第１酸化膜の
ハードマスクをパターンニングする工程と、 全面に第２酸化膜を成膜し、エッチバックを行い、前記
第１酸化膜の前記ハードマスクの側壁に、第２サイドウ
ォール酸化膜を形成する工程と、 前記第２酸化膜をフォトレジストレジストパターンで保
護するとともに、前記フォトレジストパターンの端部を
前記ダミーゲート電極上に形成する工程と、 前記レジストパターンをマスクとして、前記フォトレジ
スト外に存在する前記第２サイドウォール酸化膜を除去
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 基板上に形成したゲート電極の配列と、
隣接する前記ゲート電極同士を橋渡しするポリシリコン
パッドとを有するセルアレイ部と、前記セルアレイ部に
接する周辺回路部とを有し、前記セルアレイ部と前記周
辺回路部とが接する部分にダミーゲート電極を設ける半
導体装置の製造方法であって、 前記ゲート電極の側壁にサイドウォール酸化膜を形成
し、エッチバックを行う工程と、 パッドとなるポリシリコン９を全面に成膜する工程と、 パッドとなるレジストパターンを形成する工程と、 前記レジストパターンをマスクにパッドポリシリコンを
パターンニングする工程と、 前記パッドポリシリコンを保護するフォトレジスト膜を
形成するとともに、前記フォトレジっスト膜の端部を前
記ダミーゲート上に形成する工程と、 前記レジストパターンをマスクとして、前記フォトレジ
スト外に存在する前記ポリシリコンを除去する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25705798A JP3172998B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25705798A JP3172998B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091530A true JP2000091530A (ja) | 2000-03-31 |
| JP3172998B2 JP3172998B2 (ja) | 2001-06-04 |
Family
ID=17301147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25705798A Expired - Fee Related JP3172998B2 (ja) | 1998-09-10 | 1998-09-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3172998B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403629B1 (ko) * | 2001-05-29 | 2003-10-30 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100761409B1 (ko) | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| US7538377B2 (en) | 2005-02-16 | 2009-05-26 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| JP2010199613A (ja) * | 2010-05-10 | 2010-09-09 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
-
1998
- 1998-09-10 JP JP25705798A patent/JP3172998B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403629B1 (ko) * | 2001-05-29 | 2003-10-30 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US7538377B2 (en) | 2005-02-16 | 2009-05-26 | Elpida Memory, Inc. | Semiconductor memory device |
| KR100761409B1 (ko) | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| JP2010157704A (ja) * | 2008-12-29 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ |
| JP2010199613A (ja) * | 2010-05-10 | 2010-09-09 | Elpida Memory Inc | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3172998B2 (ja) | 2001-06-04 |
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