JP2010157704A - ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ - Google Patents

ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ Download PDF

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Abstract

【課題】 向上した製造可能性を有する金属−絶縁体−金属キャパシタ、及びその製造方法を提供する。
【解決手段】 垂直型金属−絶縁体−金属キャパシタを含む半導体構造体、及び垂直型金属−絶縁体−金属キャパシタを含む半導体構造体の製造方法がそれぞれ、半導体基板の上に配置された分離領域の上に配置され形成されたダミー金属酸化物半導体電界効果トランジスタからの構造コンポーネントを用いる。ダミー金属酸化物電界効果トランジスタは、分離領域を含む半導体基板の上に配置された金属酸化物半導体電界効果トランジスタと同時に形成することができる。金属−絶縁体−金属キャパシタは、キャパシタ・プレートとしてゲートを用い、ゲート誘電体として均一な厚さのゲート・スペーサを用い、別のキャパシタ・プレートとしてコンタクト・ビアを用いる。容量の増大のために、均一な厚さのゲート・スペーサは、導体層を含むことができる。容量の増大のために、単一のコンタクト・ビアを用いる鏡像となる金属−絶縁体−金属キャパシタ構造体を用いることもできる。
【選択図】 図６

Description

本発明は、一般に、金属−絶縁体−金属（metal-insulator-metal、ＭＩＭ）キャパシタ、及びその製造方法に関する。より特定的には、本発明は、向上した製造可能性を有する金属−絶縁体−金属キャパシタ、及びその製造方法に関する。
トランジスタ、抵抗及びダイオードに加えて、半導体回路のような超小型電子回路もまたキャパシタを含む。特に半導体回路内では、キャパシタは、限定されるものではないが、電荷蓄積用途（すなわち、限定されるものではないがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セル内の電荷蓄積キャパシタのような）及び信号処理用途（すなわち、限定されるものではないがマイクロ波信号処理用途のための抵抗−キャパシタ・ネットワークのような）を含む用途において用いることができる。
このように、キャパシタは半導体回路において特に一般的なものであるが、それにもかかわらず、半導体技術が進歩したときに、キャパシタに全く問題がないわけではない。特に、半導体デバイス及び半導体構造体の寸法が減少するのに伴って、減少している半導体基板の表面積内で増大した容量を有するキャパシタを、半導体構造体キャパシタ内に形成することが、ますます困難になってきている。
半導体回路内で用いるための望ましい特性を有する種々のキャパシタ構造体及びその製造方法が、半導体製造技術分野において周知である。
特定の例が、（１）Ｎｇｕｙｅｎ他の特許文献１（半導体構造体内で接近した金属酸化物半導体トランジスタと同じゲート及びゲート誘電体材料を用いる半導体−絶縁体−半導体キャパシタ）、（２）Ｎｉｎｇの特許文献２（自己整合方法で製造することができる両面垂直型金属−絶縁体−金属キャパシタ）、（３）Ｇｒｅｅｎ他の特許文献３（半導体構造体内でゲート構造体間に挿置された状態で配置され形成されたキャパシタ構造体）、（４）Ｉｔｏの特許文献４（ゲート、ソース及びドレイン領域を含む可変の容量要素を用いる可変キャパシタ）、及び（５）Ｈｓｕの特許文献５及び特許文献６（浅い分離トレンチ内に活性領域側壁を含む不揮発性メモリ・セル内のキャパシタ構造体）に教示されている。
更なる特定の例が、（６）Ｃａｂｒａｌ Ｊｒ．他の特許文献７（キャパシタ、及びポリシリコン・ゲート側壁に隣接する金属スペーサを含む金属酸化物半導体デバイス）、（７）Ｓｉｎｉｔｓｋｙ他の特許文献８（トレンチ側壁キャパシタを含む埋め込みダイナミック・ランダム・アクセス・メモリ・セル）、（８）Ｃｌｅｖｅｎｇｅｒ他の特許文献９（金属ゲート・トランジスタと少なくとも部分的に同じメタライゼーション材料を用いる統合された金属−絶縁体−金属キャパシタ）、及び（９）Ｈｓｕ他の特許文献１０（浮動ゲート及び金属プレートを含んだキャパシタを含む不揮発性メモリ・デバイス）にも教示されている。
米国特許第６，２２８，６９６号 米国特許第６，４５１，６６７号 米国特許第６，５８９，８３８号 米国特許第６，６０８，７４７号 米国特許第６，８４１，８２１号 米国特許第７，０５６，７８５号 米国特許第６，９０９，１４５号 米国特許第７，３２３，３７９号 米国特許公開第２００４／００３８４７４号 米国特許公開第２００８／０００６８６８号
半導体デバイスの寸法及び半導体構造体の寸法は、半導体技術の進歩に伴って、確実に減少し続けている。そのために、限定されるものではないが、半導体の寸法が減少するのに伴って、減少した半導体基板の面積を占めるキャパシタ構造体のような半導体構造体が望ましい。
本発明は、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体、及び金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する方法に関する。半導体構造体内の特定の金属−絶縁体−金属キャパシタ構造体は、１つのプレートとして、半導体基板の上に位置する分離領域上に位置するゲート誘電体（すなわち、ゲート誘電体材料層）上に配置されたゲート（すなわち、ゲート材料層）を含んだ垂直型金属−絶縁体−金属キャパシタ構造体を含む。金属−絶縁体−金属キャパシタはまた、キャパシタ誘電体として、ゲートに横方向に接近した（好ましくは、隣接している）均一な厚さのスペーサも含む。金属−絶縁体−金属キャパシタはまた、別のプレートとして、ゲートからさらに遠くに離間配置され、かつ、均一な厚さのスペーサに横方向に接近した（好ましくは、隣接している）コンタクト・ビア（すなわち、コンタクト・ビア材料層）も含む。垂直型金属−絶縁体−金属キャパシタが、典型的に、他の点では同等のプレーナ型金属−絶縁体−金属キャパシタよりも少ない半導体基板の面積しか必要としない限り、本発明による垂直型金属−絶縁体−金属キャパシタには価値がある。さらに、垂直型金属−絶縁体−金属キャパシタは、分離領域に横方向に接近した半導体基板の活性領域上に製造される金属酸化物半導体電界効果トランジスタと同時に製造することができる。
本発明による特定の半導体構造体は、半導体基板の上に配置された誘電体分離領域を含む。この特定の半導体構造体はまた、誘電体分離領域上に配置されたゲート誘電体も含む。この特定の半導体構造体はまた、ゲート誘電体上に配置されたゲートも含む。この特定の半導体構造体はまた、ゲートの側壁に横方向に接近して配置された均一な厚さのスペーサも含む。この特定の半導体構造体はまた、均一な厚さのスペーサの側壁に横方向に接近して配置されたコンタクト・ビアも含む。
本発明による半導体構造体を製造する特定の方法は、半導体基板の上に配置された誘電体分離領域を含んだ半導体構造体を準備することを含む。この特定の方法はまた、分離領域の上にダミー電界効果トランジスタを形成することも含み、ダミー電界効果トランジスタは、（１）誘電体分離領域上に形成されたゲート誘電体と、（２）ゲート誘電体上に形成されたゲートと、（３）ゲートの側壁に横方向に接近して形成された均一な厚さのスペーサと、（４）均一な厚さのスペーサ上に形成されスペーサ形状のスペーサと、を含む。この特定の方法はまた、均一な厚さのスペーサからスペーサ形状のスペーサの一部を完全に除去することも含む。この特定の方法はまた、均一な厚さのスペーサの露出された部分上にコンタクト・ビアを形成することも含む。
本発明の目的、特徴及び利点は、以下に述べられる好ましい実施形態の説明との関連において理解される。好ましい実施形態の説明は、本開示の重要な部分を形成する添付図面との関連において理解される。
本発明の特定の実施形態による、金属−絶縁体−金属キャパシタを製造する際にコンポーネント構造体を用いることができる金属酸化物半導体電界効果トランジスタを含む半導体構造体の概略断面図である。 本発明の特定の実施形態による、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する際の連続的な層形成、選択的エッチング、及びコンタクト・ビア埋め戻し（backfilling）プロセス・ステップの結果を示す概略断面図である。 本発明の特定の実施形態による、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する際の連続的な層形成、選択的エッチング、及びコンタクト・ビア埋戻しプロセス・ステップの結果を示す概略断面図である。 本発明の特定の実施形態による、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する際の連続的な層形成、選択的エッチング、及びコンタクト・ビア埋戻しプロセス・プロセス・ステップの結果を示す概略断面図である。 本発明の特定の実施形態による、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する際の連続的な層形成、選択的エッチング、及びコンタクト・ビア埋戻しプロセス・プロセス・ステップの結果を示す概略断面図である。 本発明の特定の実施形態による、金属−絶縁体−金属キャパシタ構造体を含む半導体構造体を製造する際の連続的な層形成、選択的エッチング、及びコンタクト・ビア埋戻しプロセス・プロセス・ステップの結果を示す概略断面図である。 概略断面図が図６に示される本発明の特定の実施形態の金属−絶縁体−金属キャパシタと関連した金属−絶縁体−金属キャパシタを含む半導体構造体の概略断面図である。 概略断面図が図６に示される本発明の特定の実施形態の金属−絶縁体−金属キャパシタと関連した金属−絶縁体−金属キャパシタを含む半導体構造体の概略平面図である。 本発明の別の特定の実施形態による、金属−絶縁体−金属キャパシタを含む半導体構造体の概略断面図である。 本発明の別の特定の実施形態による、金属−絶縁体−金属キャパシタを含む半導体構造体の概略平面図である。
金属−絶縁体−金属キャパシタを含む半導体構造体、及び、金属−絶縁体−金属キャパシタを含む半導体構造体を製造する方法を提供する本発明が、下記に記載される説明との関連において理解される。下記に記載される説明は、上述した図面との関連において理解される。図面は例示を目的とするものであることを意図しているため、必ずしも縮尺通りに描かれてはいない。
図１は、一般に従来技術に従った金属酸化物半導体電界効果トランジスタＦＥＴを含む半導体構造体の概略断面図を示し、ここで、金属酸化物半導体電界効果トランジスタを含むコンポーネントの理解は、下記の本発明の特定の実施形態の理解のための基準を提供する。
図１は、まず、半導体基板１０の活性領域を横方向に境界付ける分離領域１２を含む半導体基板１０を示す。
半導体基板１０は、幾つかの半導体材料のいずれかを含むことができる。限定的ではない例として、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金、及び化合物（すなわちＩＩＩ−Ｖ族及びＩＩ−ＶＩ族）半導体材料が含まれる。化合物半導体材料の限定的ではない例として、ヒ化ガリウム、ヒ化インジウム、及びリン化インジウム半導体材料が含まれる。典型的には、半導体基板１０は、一般に従来のものである厚さを有するシリコン半導体材料又はシリコン−ゲルマニウム合金半導体材料を含む。
分離領域１２は、幾つかの誘電体分離材料のいずれかを含むことができる。限定的ではない例として、特にシリコンの酸化物、窒化物、及び酸窒化物が含まれるが、他の元素の酸化物、窒化物、及び酸窒化物を除外するものではない。分離領域１２は、結晶性誘電体材料又は非結晶性誘電体材料を含むものとすることができ、非結晶性誘電体が非常に好ましい。分離領域１２は、幾つかある方法のいずれかを用いて形成することができる。限定的ではない例として、イオン注入法、熱又はプラズマによる酸化法又は窒化法、化学気相堆積法、及び物理気相堆積法が含まれる。典型的には、分離領域１２は、半導体基板１０を構成する半導体材料の酸化物を含む。典型的には、分離領域１２は、約１００ナノメートルから約１０００ナノメートルまでの半導体基板１０内の深さを有する浅いトレンチ分離領域を含む。
図１は、バルク半導体基板を含む半導体基板１０との関連において金属酸化物半導体電界効果トランジスタを示すが、下記に述べられる実施形態に関する基になる構造体のような例示的な金属酸化物半導体電界効果トランジスタは、限定されるものではないが半導体オン・インシュレータ基板及びハイブリッド配向基板を含む半導体基板内に製造することもできる。
半導体オン・インシュレータ基板は、ベース半導体基板部分と、図１に示される半導体基板１０のような他のバルク半導体基板の表面半導体層部分との間に挿置された埋め込み誘電体層を配置し形成した結果得られるものである。ハイブリッド配向（ＨＯＴ）基板は、典型的には、単一の半導体基板内に支持される多数の結晶配向半導体領域を含む。
半導体オン・インシュレータ基板及びハイブリッド配向基板は、幾つかの方法のいずれかを用いて製造することができる。限定的ではない例として、積層法、層転写法、及び酸素注入による分離（separation by implantation of oxygen、ＳＩＭＯＸ）法が含まれる。
図１はまた、半導体基板１０の活性領域内及びその上に配置され形成された金属酸化物半導体電界効果トランジスタも示す。金属酸化物半導体電界効果トランジスタは、（１）半導体基板１０の活性領域上に配置され形成されたゲート誘電体１４と、（２）ゲート誘電体１４上に配置され形成されたゲート１６と、（３）均一な厚さを有し、ゲート１６及びゲート誘電体１４の側壁と隣り合い接近して配置され形成された「Ｌ」字形状を有する第１のスペーサ１８（すなわち、断面図では複数の層として示されるが、平面図ではゲート１６及びゲート誘電体１４を囲む単一の層のように示される）と、（４）第１のスペーサ１８上に配置され形成されたスペーサ形状の第２のスペーサ２０と、（５）半導体基板１０の活性領域内に配置され、ゲート１６の下方のチャネル領域によって分離された複数のソース及びドレイン領域２２とを含む。上記の層及び構造体の各々は、半導体製造技術分野において一般に従来のものである材料及び寸法を有する。上記の層及び構造体の各々はまた、半導体製造技術分野において一般に従来のものである方法を用いて形成することもできる。
ゲート誘電体１４は、真空で測定すると約４から約２０までの誘電定数を有するシリコンの酸化物、窒化物及び酸窒化物のような従来の誘電体材料を含むことができる。或いは、ゲート誘電体１４は、一般的に、約２０から約１００まで（又は、少なくとも約１００）の誘電定数を有するより高い誘電定数のゲート誘電体材料を含むこともできる。こうしたより高い誘電定数のゲート誘電体材料は、限定されるものではないが、酸化ハフニウム、ハフニウム・シリケート、酸化チタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）、及びジルコン酸チタン酸鉛（ＰＺＴ）を含むことができる。ゲート誘電体１４は、ゲート誘電体１４の組成の材料に適した幾つかの方法のいずれかを用いて形成することができる。限定するものではないが、熱又はプラズマ酸化又は窒化法、化学気相堆積法、及び物理気相堆積法が含まれる。典型的には、ゲート誘電体１４は、約１ナノメートルから約１０ナノメートルまでの厚さを有する熱酸化シリコン誘電体材料、又は約２ナノメートルから約１０ナノメートルまでの厚さを有するより高い誘電定数の誘電体材料を含む。
ゲート１６は、限定されるものではないが、特定の金属、金属合金、金属窒化物、及び金属シリサイド、並びにそれらの積層体及びそれらの複合体を含む材料を含むことができる。ゲート１６はまた、ドープされたポリシリコン及びドープされたポリシリコン・ゲルマニウム合金材料（すなわち、１立方センチメートル当たり約１×１０１８ドーパント原子から約１×１０２２ドーパント原子までのドーパント濃度を有する）と、ポリサイド材料（ドープされたポリシリコン／金属シリサイド・スタック材料）とを含むこともできる。同様に、上述の材料もまた、幾つかの方法のいずれかを用いて形成することができる。限定的ではない例として、サリサイド法、化学気相堆積法、及び、限定されるものではないが蒸着法及びスパッタリング法といった物理気相堆積法が含まれる。典型的には、ゲート１６は、約１００ナノメートルから約５００ナノメートルまでの厚さを有するドープされたポリシリコン材料、金属ゲート材料、又はシリサイド化ゲート材料を含む。
下記にさらに詳細に説明されるように、第１のスペーサ１８は、一般に、少なくとも部分的に誘電体スペーサ材料を含む。こうした誘電体スペーサ材料は、分離領域１２を形成するために用いられる方法と類似の、同等の、又は同一の方法を用いて形成することができる。上述のように、第１のスペーサ１８は、約２ナノメートルから約５０ナノメートルまでの範囲の均一な厚さ（すなわち、約２パーセントから約１０パーセントまでの厚さ変動の範囲内の）を有し、第１のスペーサ１８はまた、鏡像の「Ｌ」字形状を含むように意図された「Ｌ」字形状も有し、「Ｌ」字又は鏡像の「Ｌ」字の２つの部分は名目上垂直である。
第２のスペーサ２０は、適切なエッチング選択性を与えるために、第１のスペーサ１８と比べて異なるスペーサ材料を含む。第１のスペーサ１８が例えば窒化シリコン材料を含む状況下では、第２のスペーサ２０は、例えば代替的に酸化シリコン材料を含むことができる。しかしながら、第１のスペーサ１８及び第２のスペーサ２０についての誘電体材料のそうした特定の選択は、本実施形態又は本発明を制限するものではない。特に、第２のスペーサ２０はまた、ブランケット層堆積及び異方性エッチバック法を用いることによって、特徴的な内向きの（inward pointing）スペーサ形状（すなわち、残りの外向きに湾曲した側部により架橋された２つの垂直な側部を含めて）を有するようにも形成される。
最終的に、複数のソース及びドレイン領域２２が、一般に従来のドーパントを含む。当業者により理解されるように、複数のソース及びドレイン領域２２が、２ステップのイオン注入法を用いて形成される。この方法の第１のイオン注入プロセス・ステップでは、典型的には、第１のスペーサ１８及び第２のスペーサ２０がない状態で、ゲート１６をマスクとして用い、それぞれが第１のスペーサ１８及び第２のスペーサ２０の下方に延びる複数の延長領域が形成される。第２のイオン注入プロセス・ステップでは、第１のスペーサ１８及び第２のスペーサ２０と併せて、ゲート１６をマスクとして用いて、複数のソース及びドレイン領域２２のより大きい接触領域部分が形成され、同時に延長領域の対が組み込まれる。ドーパント濃度のレベルは、各々の複数のソース及びドレイン領域２２の内部で、１立方センチメートル当たり約１×１０１９ドーパント原子から約１×１０２１ドーパント原子までである。複数のソース及びドレイン領域２２内の延長領域は、ある状況下では、複数のソース及びドレイン領域２２との接触領域よりも軽度にドープすることができるが、そのような異なるドーピング濃度は、金属酸化物半導体電界効果トランジスタを製造する際の必要条件ではない。
図１は、最終的に、金属酸化物半導体電界効果トランジスタＦＥＴを含む半導体構造体上に配置され形成されたライナ層２４’を示す。図１はまた、ライナ層２４’上に配置され形成された層間誘電体２６’も示す。図１は、最終的に、層間誘電体２６’及びライナ層２４’を通って配置され形成され、かつ、複数のソース及びドレイン領域２２の１つと接触するコンタクト・ビア２８を示す。
上記のライナ層２４’、層間誘電体２６’及びコンタクト・ビア２８の各々は、他の点では半導体製造技術分野において一般に従来のものである方法及び材料を用いて形成することもできる。
ライナ層２４’は典型的には、誘電体ライナ材料を含む。こうした誘電体ライナ材料は、概略断面図が図１に示される半導体構造体内に、限定されるものではないがエッチング停止特性及び機械的応力誘起特性を含む特性を有することができる。典型的には、限定されるものではないが、こうした誘電体ライナ材料は、約１０ナノメートルから約１００ナノメートルまでの厚さを有する窒化シリコン材料を含む。
層間誘電体２６’は、幾つかの層間誘電体材料のいずれかを含むことができる。こうした誘電体材料は、ライナ層２４’に対してエッチング選択性を有する誘電体材料を含むことが望ましい。適切な誘電体材料として、シリコンの酸化物、窒化物、及び酸窒化物が含まれる。適切な誘電体材料として、他の元素の酸化物、窒化物、及び酸窒化物も挙げることができる。同じく限定されるものではないが、スピン・オン・ガラス材料、スピン・オン・ポリマー材料、シルセスキオキサン誘電体材料、及びフルオロシリケート・ガラス誘電体材料も含まれる。特定の上記の誘電体材料のいずれも、その特定の誘電体材料に関して従来のものである方法を用いて製造することができる。
コンタクト・ビア２８は、一般に、ゲート１６を構成することができる、幾つかの上記に列挙した導体材料のいずれかを含むことができる。上記の開示によれば、そのような適切な導体材料として、必ずしも限定されるものではないが、特定の金属、金属合金、金属シリサイド、金属窒化物、ドープされたポリシリコン、及びポリサイド導体材料が含まれる。コンタクト・ビア２８を構成することができる特定の導体材料として、限定されるものではないが、タングステン、チタン、及びタンタル金属、それらの合金、それらの窒化物、及びそれらのシリサイドが含まれる。
当業者により理解されるように、図１の半導体構造体は、典型的には、対応するブランケット・ゲート及びゲート誘電体材料層を用いながら、半導体基板１０の活性領域上のゲート１６及びゲート誘電体１４をパターン形成することによって製造される。次に、第１のスペーサ１８についての共形の（コンフォーマルな、conformal）前駆体層及び第２のスペーサ２０についての関連したブランケット層が、ゲート１６及びゲート誘電体１４上に層形成され、その後、異方性エッチングされて、第１のスペーサ１８及び第２のスペーサ２０を提供する。ソース及びドレイン領域２２は、第１のスペーサ１８及び第２のスペーサ２０を形成する前及び後に同時に製造される。次に、ライナ層２４’及び層間誘電体２６’が、他の形では示されていない適切なエッチング・マスクを用いながら、適切なブランケット層形成及びパターン形成に伴って形成される。最終的に、コンタクト・ビア２８は、ブランケット層堆積及び平坦化法を用いて形成され、平坦化法は、限定されるものではないが機械的平坦化法、又はより好ましくは化学機械研磨平坦化法を含むことができる。
下記の開示に従った本発明の実施形態は、図１の半導体構造体内の金属酸化物半導体電界効果トランジスタＦＥＴの基本コンポーネントを用いて、概略断面図が図１に示される金属酸化物半導体電界効果トランジスタＦＥＴではなく、特定の金属−絶縁体−金属キャパシタ構造体を提供するように意図されている。そのために、図２乃至図６は、本発明の特定の実施形態による、半導体構造体内に金属−絶縁体−金属キャパシタ構造体を製造する際の進行段階の結果を例示する一連の概略断面図を示す。本発明のこの特定の実施形態は、本発明の第１の特定の実施形態を含む。
図２は、図２の半導体構造体内のダミー電界効果トランジスタＤＦＥＴが、図１に示されるような活性領域を含む半導体基板１０の部分上ではなく、分離領域１２の完全に上に配置され形成される（すなわち、ゲート誘電体１４もゲート１６も半導体チャネル領域上に配置されない又はその上方に整合されない）限り、ソース及びドレイン領域２２がない第１の例における図１の基本的な半導体構造体を示す。
同様に図１に示されるコンタクト・ビア２８も図２内になく、コンタクト・ビア２８がないため、図１に示されるライナ層２４’はライナ層２４として存在し、図１に示される層間誘電体２６’は層間誘電体２６として存在する。
他の点では、図１及び図２に示されている同様の、類似の、又は同一の層及び構造体は、全く同じに示されている。
最終的に、図２は、層間誘電体２６上に配置され形成され、かつ、ゲート１６の一方の側の上にあるがゲート１６の他方の側の上にはない、少なくとも部分的に第２のスペーサの上に位置する開口部を含んでいる、マスク３０を示す。図２の概略断面図内に示されるように、開口部は、約５０ナノメートルから約５００ナノメートルまでのライン幅Ｗを有する。
マスク３０は、幾つかのマスク材料のいずれかを含むことができる。一般には、ハード・マスク材料及びフォトレジスト・マスク材料、並びに、ハード・マスク材料及びフォトレジスト・マスク材料の複合体が含まれる。フォトレジスト・マスク材料は、通常、より一般的なものであり、必ずしも限定されるものではないが、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料、及びポジ型フォトレジスト材料とネガ型フォトレジスト材料の特性を有するハイブリッド型フォトレジスト材料を含むことができる。典型的には、マスク３０は、約１００ナノメートルから約２０００ナノメートルまでの厚さを有するポジ型フォトレジスト材料又はネガ型フォトレジスト材料を含む。
図３は、エッチング・マスクとしてマスク３０を及びエッチング停止部としてライナ層２４を用いながら、層間誘電体２６をエッチングして層間誘電体２６’’を提供し、開口部Ａを定めた結果を示す。同じく半導体製造技術分野において一般に従来のものであるエッチング法を用いながら、エッチング・マスクとしてマスク３０を及びエッチング停止部としてライナ層２４を用いて、層間誘電体２６をエッチングして層間誘電体２６’’を形成することができる。特に、限定されるものではないが、湿式化学エッチング法及び乾式プラズマ・エッチング法が含まれる。乾式プラズマ・エッチング法が層間誘電体２６’’の真っ直ぐの側壁を可能にする限り、一般に、乾式プラズマ・エッチング法が好ましい。
図４は、エッチング・マスクとして、少なくとも層間誘電体２６’を、そして同じくマスク３０を用いながら、ライナ層２４をエッチングして、ライナ層２４’’を形成した結果を示す。上記のエッチングは、開口部Ａから細長い開口部Ａ’をもたらし、ここではエッチング停止部として用いられる第２のスペーサ２０及び分離領域１２の部分を露出させる。層間誘電体２６’’を形成するための層間誘電体２６の上記のエッチングと同様に、ライナ層２４’’を形成するためのライナ層２４のエッチングは、他の点で半導体製造技術分野において一般に通常のものであるエッチング法及びエッチング材料を用いて行なうこともできる。特に、限定されるものではないが、湿式化学エッチング法及び材料、並びに、乾式プラズマ・エッチング法及び材料も含まれる。乾式プラズマ・エッチング法及び材料が半導体構造体内のエッチングされた構造体に対してほぼ真っ直ぐの側壁をもたらす限り、乾式プラズマ・エッチング法及び材料が好ましい。
図５は、図４に示される開口部Ａ’に近いゲート１６の一方の側から第２のスペーサ２０の部分を選択的に除去して、開口部Ａ’から開口部Ａ’’を形成した結果を示す。そのようなエッチングの結果として、第２のスペーサ２０’は、開口部Ａ’’とは反対側のゲート１６の側において第１のスペーサ１８に隣接したままである。他の点では半導体製造技術分野において一般に通常のものであるエッチング法及びエッチング材料を用いながら、第２のスペーサ２０の上記部分をエッチングし、第２のスペーサ２０’を提供することができる。ここで図３に示される開口部Ａと比べて垂直方向にも横方向にも細長い開口部Ａ’’を提供するために、図５との関連において必要とされる不可欠な横方向エッチングを施す等方性エッチング法であることが意図される湿式化学エッチング法及び乾式プラズマ・エッチング法が、特に含まれる。
図６は、最初に、図５の半導体構造体からマスク３０を剥離した結果を示す。マスク３０は、他の点では半導体製造技術分野において一般に従来のものである方法及び材料を用いながら、図５の半導体構造体からマスク３０を剥離し、図６の半導体構造体を部分的に提供することができる。特に、限定されるものではないが、湿式化学エッチング法、乾式プラズマ・エッチング法、及び湿式化学エッチング法と乾式プラズマ・エッチング法の組み合わせも含まれる。
図６は、最終的に、図５に示される開口部Ａ’’内に配置され形成されたコンタクト・ビア２８’を示す。図１に示されるコンタクト・ビア２８と同様に、図６に示されるコンタクト・ビア２８’は、ブランケット層堆積、及び特に化学機械研磨平坦化法のような平坦化法を用いて形成することができる。
図６は、本発明の第１の実施形態を含む本発明の特定の実施形態に従った、半導体構造体の概略断面図を示す。半導体構造体は、垂直型金属−絶縁体−金属キャパシタを含む。垂直型金属−絶縁体−金属キャパシタ内では、ゲート１６（すなわち、ゲート材料層）（半導体基板１０上に位置する分離領域１２上に位置するゲート誘電体１４上に配置された）は、キャパシタ・プレートを含む。垂直型金属−絶縁体−金属キャパシタ内では、均一の厚さを有し、ゲート１６の横方向に隣り合って接近して配置された第１のスペーサ１８は、キャパシタ誘電体を含む。最終的に、垂直型金属−絶縁体−金属キャパシタ内では、第１のスペーサ１８の横方向に隣り合って接近して配置されたコンタクト・ビア２８’は、別のキャパシタ・プレートを含む。
垂直型金属−絶縁体−金属キャパシタが、垂直型金属−絶縁体−金属キャパシタの垂直方向のスケーリングとの関連において最小量の予測される半導体基板１０の面積を占めることができる限り、上記の実施形態に従った垂直型金属−絶縁体−金属キャパシタには価値がある。単一の半導体基板の上に垂直型金属−絶縁体−金属キャパシタを金属酸化物半導体電界効果トランジスタと同時に製造できる限り、垂直型金属−絶縁体−金属キャパシタには、付加的な価値がある。
図７及び図８は、概略断面図が図６に示される半導体構造体と関連した半導体構造体の概略断面図及び概略平面図を示す。
図７は、概略断面図が図６に示される半導体構造体と対応する半導体構造体の概略断面図を示すが、図６に示されるような第１の金属−絶縁体−金属キャパシタＭＩＭ１に加えて、図７は、第１の金属−絶縁体−金属キャパシタＭＩＭ１の鏡像となる第２の金属−絶縁体−金属キャパシタＭＩＭ２を示す。図７の半導体構造体を製造するための処理シーケンスは、図２に示される単一の分離されたダミー金属酸化物半導体電界効果トランジスタＤＦＥＴではなく、２つの別個のダミー金属酸化物半導体電界効果トランジスタＤＦＥＴで最初に始まること以外は、図６の半導体構造体を製造するための処理シーケンスと類似している。
図８の概略平面図は、ゲート１６と、ゲート１６を完全に囲むように配置され形成された第１のスペーサ１８と、第１のスペーサ１８を部分的に囲むように配置され形成された第２のスペーサ２０とを示す。図８は、最終的に、図８に示される他の残りの構造体のように層間誘電体２６’’の下方に配置されるのではなく、層間誘電体２６’’を貫通するコンタクト・ビア２８’’及び２８’’’を示す。図８内では、明確にするために、ライナ層２４’’は省略されている。
図７及び図８に示される複数の金属−絶縁体−金属キャパシタＭＩＭ１及びＭＩＭ２は、図６に示される単一の金属−絶縁体−金属キャパシタＭＩＭ１の利点の全てを有するが、明らかに付加的な容量が存在する。
図９及び図１０は、本発明の別の実施形態に従った半導体構造体の概略断面図及び概略平面図を示す。本発明のこの他の実施形態は、本発明の第２の実施形態を含む。本発明のこの特定の第２の実施形態に従ったこの特定の半導体構造体は、図７、図８、又は図６の概略断面図及び平面図内に示される本発明の第１の実施形態と関連している。しかしながら、図９及び図１０の概略断面図及び平面図内で、図７、図８及び図６に示される第１のスペーサ１８は、ここでは、ゲート１６のより近くに配置され形成された第１のサブ層１８ａと、その上に配置され形成され、かつ、ゲート１６からさらに遠くに離間配置された第２のサブ層１８ｂとを含む。
この第２の実施形態において意図されるのは、約２ナノメートルから約５０ナノメートルまでの厚さを有する第１のサブ層１８ａが、限定されるものではないが、図６、図７及び図８に示される第１のスペーサ１８を構成することができる誘電体材料のような誘電体材料を含むことである。同様に第２の実施形態において意図されるのは、約５ナノメートルから約１００ナノメートルまでの厚さを有する第２のサブ層１８ｂが導体材料を含むことである。そのような導体材料は、一般に、ゲート１６を構成できるものと同じ導体材料で形成することができる。
この第２の実施形態においては、導体材料を含む第２のサブ層１８ｂは、初めは導体材料として、又は代替的に非導電性材料の付加的なインサイチュ（in-situ）処理の結果として形成することができる。非導電性材料のそのような付加的なインサイチュ処理は、例えば、必ずしも限定されるものではないが、例えば制限なく、非導電性シリコン材料を含む第２のサブ層１８ｂをサリサイド処理して第２のサブ層１８ｂのための導電性シリサイド材料を提供することができるサリサイド処理を含むことができる。導体材料を含む第２のサブ層１８ｂが最初に導電性材料で形成されようと、又は代替的に、導体材料でインサイチュ形成されようと、概略断面図が図１に示される電界効果トランジスタＦＥＴといった同時に形成された電界効果トランジスタから、導電性材料の部分を除去することが望ましい。
第１の実施形態との関連において上記に挙げられた利点を越えて、導電性の第２のサブ層１８ｂがより大きい容量の接触領域を提供し、よって、より高容量をもたらす限り、概略断面図及び平面図が図９及び図１０に示される半導体構造体には価値がある。
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明を説明するものである。好ましい実施形態に従った金属−絶縁体−金属キャパシタを含む半導体構造体の方法、材料、構造体、及び寸法に対して改訂及び修正を施すことができ、本発明に、さらに添付の特許請求の範囲に従って金属−絶縁体−金属キャパシタ及びその製造方法を依然として提供することができる。
１０：半導体基板
１２：分離領域
１４：ゲート誘電体
１６：ゲート
１８：第１のスペーサ
１８ａ：第１のサブ層
１８ｂ：第２のサブ層
２０、２０’：第２のスペーサ
２２：ソース及びドレイン領域
２４、２４’’、２４’’：ライナ層
２６、２６’、２６’’：層間誘電体
２８、２８’、２８’’、２８’’’：コンタクト・ビア
３０：マスク
Ａ、Ａ’、Ａ’’：開口部

Claims (18)

  1. 半導体基板の上に配置された誘電体分離領域と、
    前記誘電体分離領域上に配置されたゲート誘電体と、
    前記ゲート誘電体上に配置されたゲートと、
    前記ゲートの側壁に横方向に接近して配置された均一な厚さのスペーサと、
    前記均一な厚さのスペーサの側壁と横方向に接近して配置されたコンタクト・ビアと、
    を備える半導体構造体。
  2. 前記均一な厚さのスペーサは前記分離領域と接触する、請求項１に記載の半導体構造体。
  3. 前記コンタクト・ビアは前記分離領域と接触する、請求項１に記載の半導体構造体。
  4. 前記ゲート誘電体は前記分離領域上だけに配置され、
    前記ゲートは前記ゲート誘電体上に整合された状態で配置される、
    請求項１に記載の半導体構造体。
  5. 前記均一な厚さのスペーサは、前記ゲートの前記側壁に横方向に隣接して配置され、
    前記コンタクト・ビアは、前記均一な厚さのスペーサの前記側壁に横方向に隣接して配置される、
    請求項１に記載の半導体構造体。
  6. 前記均一な厚さのスペーサは誘電体材料からなる、請求項１に記載の半導体構造体。
  7. 前記均一な厚さのスペーサは、前記ゲートのより近くに配置された誘電体材料のサブ層と、前記ゲートからさらに遠くに配置された導体材料のサブ層とを含む、請求項１に記載の半導体構造体。
  8. 前記誘電体材料のサブ層は、２ナノメートルから５０ナノメートルまでの厚さを有する、請求項７に記載の半導体構造体。
  9. 前記導体材料のサブ層は、５ナノメートルから１００ナノメートルまでの厚さを有する、請求項７に記載の半導体構造体。
  10. 同じく前記コンタクト・ビアに横方向に接近して配置され、かつ、前記均一な厚さのスペーサから分離された付加的な均一な厚さのスペーサと、
    前記付加的な均一な厚さのスペーサに横方向に接近して配置され、かつ、前記コンタクト・ビアから分離された付加的なゲートと、
    をさらに備える、請求項１に記載の半導体構造体。
  11. 半導体構造体を製造する方法であって、
    半導体基板の上に配置された誘電体分離領域を含む半導体構造体を準備することと、
    前記分離領域上にダミー電界効果トランジスタを形成することであって、前記ダミー電界効果トランジスタは、
    前記誘電体分離領域上に形成されたゲート誘電体と、
    前記ゲート誘電体上に形成されたゲートと、
    前記ゲートの側壁に横方向に接近して形成された均一な厚さのスペーサと、
    前記均一な厚さのスペーサ上に形成されたスペーサ形状のスペーサと、
    を含む、形成することと、
    前記均一な厚さのスペーサからスペーサ形状のスペーサの部分を完全に除去することと、
    前記均一な厚さのスペーサの露出された部分上にコンタクト・ビアを形成することと、
    を含む前記方法。
  12. 前記ダミー電界効果トランジスタを形成することにおいて、前記均一な厚さのスペーサが前記分離領域と接触する、請求項１１に記載の方法。
  13. 前記コンタクト・ビアを形成することにおいて、前記コンタクト・ビアが前記分離領域と接触する、請求項１１に記載の方法。
  14. 前記ダミー電界効果トランジスタを形成することにおいて、
    前記ゲート誘電体が前記分離領域上だけに配置され、
    前記ゲートが前記ゲート誘電体上に整合された状態で配置される、
    請求項１１に記載の方法。
  15. 前記ダミー電界効果トランジスタを形成することにおいて、前記均一な厚さのスペーサが前記ゲートの側壁に横方向に隣接して配置され、
    前記コンタクト・ビアを形成することにおいて、前記コンタクト・ビアが前記均一な厚さのスペーサの側壁に横方向に隣接して配置される、
    請求項１１に記載の方法。
  16. 前記ダミー電界効果トランジスタを形成することにおいて、前記均一な厚さのスペーサが誘電体材料からなる、請求項１１に記載の方法。
  17. 前記ダミー電界効果トランジスタを形成することにおいて、前記均一な厚さのスペーサが、前記ゲートのより近くに形成された誘電体材料のサブ層と、前記ゲートからさらに遠くに形成された導体材料のサブ層とを含む、請求項１１に記載の方法。
  18. 前記分離領域上に前記ダミー電界効果トランジスタを形成することは、前記分離領域上に付加的なダミー電界効果トランジスタを形成し、
    前記除去することは、前記ダミー電界効果トランジスタ及び前記付加的なダミー電界効果トランジスタ内の前記均一な厚さのスペーサから前記スペーサ形状のスペーサの部分を完全に除去し、
    前記コンタクト・ビアを形成することは、前記ダミー電界効果トランジスタ及び前記付加的なダミー電界効果トランジスタの各々における前記均一な厚さのスペーサの露出された部分上に前記コンタクト・ビアを形成する、
    請求項１１に記載の方法。
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