KR100475032B1 - 반도체소자의콘택홀형성방법 - Google Patents

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Abstract

다중층 마스크 패턴을 이용한 반도체 소자의 콘택홀 형성방법을 개시한다. 본 발명은, 메모리 셀 영역의 비트라인 콘택홀, 주변 영역의 활성영역 콘택홀 및 주변영역의 게이트 콘택홀을 동시에 형성하는 방법에 있어서, 콘택홀이 형성될 층간 절연막상에 하부 포토레지스트 패턴, 게이트 위에 형성된 절연막에 대하여 식각 선택비가 1:10 이하인 층간 마스크 패턴 및 상부 포토레지스트 패턴으로 구성된 다중층 마스크 패턴을 형성하는 단계와, 다중층 마스크 패턴을 식각 마스크로 사용하여 게이트 콘택홀, 비트라인 콘택홀 및 활성영역 콘택홀을 동시에 형성하는 단계를 구비한다. 본 발명에 의해, 다중층 마스크 패턴을 이용하여 한번의 사진식각 공정으로 여러 가지 막, 예컨대 질화막, 산화막 및 실리콘막 내에 콘택홀을 동시에 형성함으로써, 공정마진을 증가시킬 수 있고 비용을 절감시킬 수 있다.

Description

반도체 소자의 콘택홀 형성방법
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로서, 상세하게는 다중층 마스크 패턴을 이용한 콘택홀 형성방법에 관한 것이다.
현재 다이나믹 램(DRAM)을 제조할 때 사용하는 콘택홀 형성공정 중에 다이렉트 콘택(Direct Contact) 형성공정은 기본적으로 산화막을 식각하는 공정이지만, 산화막의 식각공정 진행 중에 질화막이나 실리콘막과 같은 다른 막을 동시에 식각하게 된다. 그 결과, 공정 마진(margin)이나 공정 안정성(process stability) 측면에서 최적화하는데 어려움이 발생한다.
예를 들면, 자기정렬콘택(Self-Align Contact:이하 SAC라 한다)시 게이트 위에 형성된 질화막은 산화막을 식각하여 콘택홀을 형성할 때 완전히 식각되어야 하므로 질화막과 산화막은 낮은 선택비가 요구된다. 하지만, 이 때 활성영역의 실리콘이나 게이트 도전막 또는 금속 실리사이드막은 식각되지 않아야 하므로 높은 선택비가 요구된다.
일반적으로 식각공정을 수행할 때, 식각가스 등을 바꿈으로써 산화막과 다른 막과의 선택비를 높이면, 포토레지스트(Photoresist)막, 질화막, 실리콘막, 도전막 및 금속 실리사이드막 등도 모두 함께 선택비가 높아지게 된다. 하지만, 앞서 살펴 본 바와 같이 다이렉트 콘택홀을 형성함에 있어서, 산화막은 질화막에 대한 선택비는 작아야 하고 나머지 막들에 대해서는 선택비가 커야 한다. 따라서 요구되는 선택비가 다른 여러 가지 막들 내에 콘택홀을 형성하는 공정을 각각 분리해서 진행해야 하는 공정상의 문제점이 있다.
본 발명은, 상기와 같은 다이렉트 콘택홀을 형성함에 있어서 요구되는 선택비가 다른 여러 가지 막들에 대한 콘택홀 형성 공정을 각각 분리해서 진행해야 하는 문제점을 해결하기 위하여 안출된 것으로서, 다중층 마스크 패턴을 이용하여 한번의 사진식각 공정으로 여러 가지 막들 내에 콘택홀들을 동시에 형성하는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법에 따르면, 먼저 메모리 셀 영역의 비트라인 콘택홀, 주변 영역의 활성영역 콘택홀 및 주변영역의 게이트 콘택홀을 동시에 형성하는 방법에 있어서, 콘택홀이 형성될 층간 절연막 상에 하부 포토레지스트 패턴과 게이트 위의 절연막에 대하여 식각 선택비가 1: 10 이하인 층간 마스크 패턴으로 구성된 다중층 마스크 패턴을 형성한다. 층간 마스크 패턴의 두께는 500Å - 3000Å의 범위인 것이 바람직하다. 그리고, 층간 마스크 패턴은 산화막, 폴리 실리콘, 단결정 실리콘, 질화실리콘 또는 메탈실리사이드인 것이 바람직하고, 산화막은 TEOS막(Tetra Ethyl Ortho Silicate), BPSG막(Boron Phosphorus Silicate Glass) 또는 SOG막(Spin On Glass)인 것이 바람직하다. 하부 포토레지스트 패턴의 두께는 5000Å - 20000Å의 범위인 것이 바람직하다. 게이트 위의 절연막은 질화실리콘막 또는 고온산화막(High Temperature deposited Oxide)인 것이 바람직하다.
다음, 층간 마스크 패턴을 식각 마스크로 사용하여 층간 절연막을 일부 식각하여 게이트 위의 절연막을 노출한 다음, 층간 마스크 패턴을 식각 마스크로 사용하여 게이트 위의 절연막을 식각함과 동시에 층간 마스크 패턴도 식각하여 제거한다. 층간 마스크 패턴을 식각마스크로 사용하여 주변영역의 게이트 위의 절연막을 식각하기 시작할 때, 마스크 패턴의 두께는 게이트 위의 절연막의 두께와 같은 것이 바람직하다. 다음, 하부 포토레지스트 패턴을 마스크로 사용하여 층간 절연막을 완전히 식각하여 비트라인 콘택홀 및 활성영역 콘택홀을 완성한다.
본 발명에 의하여, 한번의 사진식각 공정으로 여러 가지 막, 예컨대 질화막, 산화막, 실리콘막 등에 대한 콘택홀들을 동시에 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.
도 1을 참조하면, 먼저 반도체 기판(10) 위에 게이트들을 형성한다. 게이트들은 도시된 바와 같이, 게이트 도전막(12)과 금속 실리사이드막(14)의 이중층의 구조일 수도 있으며, 단일층 또는 다중층 구조일 수도 있다. 다음, 게이트들 위에 절연막(16)을 증착하고 패터닝하여 게이트들의 스페이서를 형성한다. 이 때 게이트 위의 절연막(16)은 질화실리콘막 또는 고온산화막(High Temperature deposited Oxide)인 것이 바람직하다.
다음, 메모리 셀 영역(a)의 게이트들 사이에 콘택플러그(18)가 형성되는 콘택홀을 형성한다. 도면의 a영역은 메모리 셀이 형성되는 메모리 셀영역이며, b영역은 주변회로가 형성되는 주변영역이다. 이때, 콘택홀은 SAC 공정을 이용하여 형성하고, 콘택플러그(18)는 실리콘막을 사용하여 형성하는 것이 바람직하다. 다음, 반도체 기판(10) 위에 층간절연막(19), 예컨대 산화막을 증착한다.
도 2를 참조하면, 층간 절연막(19) 위에 하부 포토레지스트막(20) 및 층간 마스크막(22)을 순차적으로 증착하여 다중층 마스크 구조를 형성한다. 하부 포토레지스트(20)의 두께는 5000Å - 20000Å의 범위인 것이 바람직하다. 포토레지스트의 두께가 너무 두꺼우면 식각이 어렵고 공정의 재현성이 나쁘게 되고, 그 두께가 얇으면 마스크로서의 역할을 수행하지 못하며 표면이 평탄하지 않으므로 사진식각공정을 진행하기 어렵다.
층간 마스크막(22)의 두께는 500Å - 3000Å의 범위인 것이 바람직하고, 층간 마스크막(22)은 산화막, 폴리 실리콘막, 단결정실리콘막, 질화실리콘막 또는 메탈 실리사이드막 등을 이용할 수 있으며, 이들은 게이트 위의 절연막(16)에 대하여 식각 선택비가 1:10 이하인 것이 바람직하다. 이때, 산화막은 TEOS막(Tetra Ethyl Ortho Silicate), BPSG막(Boron Phosphorus Silicate Glass) 또는 SOG막(Spin On Glass)등인 것이 바람직하다.
다음, 층간 마스크막(22) 위에 상부 포토레지스트막을 증착한다. 상부 포토레지스트막은 3000Å - 15000Å의 두께로 형성되는 것이 바람직하다. 상부 포토레지스트막을 노광하고 패터닝하여 메모리 셀영역의 비트라인 콘택홀, 주변회로영역의 활성영역 콘택홀 및 게이트 콘택홀을 정의하는 상부 포토레지스트 패턴(24)을 형성한다.
도 3을 참조하면, 상부 포토레지스트 패턴(24)을 식각마스크로 사용하여 층간 마스크막(22)와 하부 포토레지스트막(20)을 순차적으로 패터닝하여 층간 마스크 패턴(22')과 하부 포토레지시트 패턴(20')을 형성한다. 이때, 상부 포토레지시트 패턴(24')은 하부 포토레지스트 패턴(20')을 형성할 때 동시에 제거되는 것이 바람직하다. 도시된 참조부호 40은 비트라인 콘택홀을 정의하기 위한 것이며, 참조부호42는 활성영역 콘택홀을 정의하기 위한 것이며, 참조부호 44는 게이트 콘택홀을 정의하기 위한 것이다.
도 4와 도 5를 참조하면, 층간 마스크 패턴(22')을 식각 마스크로 사용하여 층간 절연막(19)이 일부 식각되는 동안 주변영역의 게이트 위의 절연막(16)이 노출된다. 이때, 층간 마스크 패턴(22')이 식각 마스크로 남아 있기 때문에 게이트 위의 절연막(16)을 식각함과 동시에 층간 마스크 패턴(22')도 식각하여 제거된다. 이 경우 층간 마스크 패턴(22')과 게이트 위의 절연막(16)은 식각 선택비가 1:10 이하로 낮기 때문에 거의 비슷한 속도로 식각된다. 따라서, 주변영역의 게이트 위의 절연막(16)과 층간 마스크 패턴(22')이 동시에 제거되도록 하기 위하여, 게이트 위의 절연막(16)이 식각되기 시작할 때의 층간 마스크 패턴(22')의 두께는 게이트 위의 절연막의 두께와 같은 것이 바람직하다. 만약, 층간 마스크 패턴(22')의 두께를 너무 두껍게 하면, 게이트 위의 절연막(16)이 모두 식각된 후 게이트 금속 실리사이드막(14)이 드러나지만, 층간 마스크 패턴(22')은 그대로 남게 된다. 식각되지 아니한 층간 마스크 패턴(22')은 게이트 금속 실리사이드막(14)과의 선택비가 작기 때문에, 게이트 금속 실리사이드막(14)이 다량 식각되어 바람직하지 못하다.
다음, 하부 포토레지스트 패턴(20')을 식각마스크로 사용하여 층간절연막(19)을 완전히 식각하여 비트라인 콘택홀(40') 및 활성영역 콘택홀(42')을 완성한다. 일반적으로 비트 라인 콘택홀(40')은 깊지 않기 때문에 먼저 형성되고, 활성영역 콘택홀(42') 및 게이트 콘택홀(44')이 형성되는 동안에 비트라인 콘택홀(40') 하부의 콘택플러그(18)인 패드실리콘이 일부 식각된다. 하부 포토레지스트 패턴(20')은 게이트 금속 실리사이드막(14)이나 콘택플러그(18)에 대한 층간 절연막(19)의 선택비를 크게 할 수 있기 때문에, 게이트 금속 실리사이드막(14)이나 콘택플러그(18)을 소량 식각하면서 활성영역 콘택홀(42')을 완성할 수 있다.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.
이상에서 살펴본 바와 같이 본 발명에 따른 반도체 소자의 콘택홀 형성방법은, 다중층 마스크 패턴을 이용하여 한번의 사진식각 공정으로 여러 가지 막, 예컨대 질화막, 산화막, 실리콘막 내에 콘택홀을 동시에 형성함으로써, 공정마진을 증가시킬 수 있고 비용을 절감시킬 수 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 콘택홀 형성방법의 실시예를 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10:반도체 기판 12:게이트 도전막
14:게이트 금속 실리사이드 16:절연막
18:콘택 플러그 19:층간 절연막
20':하부 포토지스트 패턴 22':층간 마스크 패턴
24:상부 포토레지스트 패턴 40':비트라인 콘택홀
42':활성영역 콘택홀 44':게이트 콘택홀

Claims (11)

  1. 메모리 셀 영역의 비트라인 콘택홀, 주변 영역의 활성영역 콘택홀 및 주변영역의 게이트 콘택홀을 동시에 형성하는 방법에 있어서,
    콘택홀이 형성될 층간 절연막상에 상기 비트라인 콘택홀, 주변영역의 활성영역 콘택홀 및 주변영역의 게이트 콘택홀을 정의하는 하부 포토레지스트 패턴, 및 상기 주변 영역의 게이트 위에 형성된 절연막에 대하여 식각 선택비가 1: 10 이하인 층간 마스크 패턴으로 구성된 다중층 마스크 패턴을 형성하는 단계;
    상기 층간 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 일부 식각하여 상기 게이트 위의 절연막을 노출하는 단계;
    상기 층간 마스크 패턴을 식각 마스크로 사용하여 상기 게이트 위의 절연막을 식각함과 동시에 상기 층간 마스크 패턴도 식각하여 제거하는 단계; 및
    상기 하부 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 완전히 식각하여 상기 비트라인 콘택홀 및 상기 활성영역 콘택홀을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 층간 마스크 패턴은 산화막, 폴리 실리콘막, 단결정 실리콘막, 질화실리콘막 또는 메탈실리사이드막으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제2항에 있어서, 상기 층간 마스크 패턴은 500Å - 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제2항에 있어서, 상기 산화막은 TEOS막, BPSG막 또는 SOG막으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 하부 포토레지스트 패턴은 5000Å - 20000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제1항에 있어서, 상기 게이트 위의 절연막은 질화실리콘막 또는 고온산화막(High Temperature deposited Oxide)으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 층간 마스크 패턴을 식각마스크로 사용하여 상기 주변영역의 상기 게이트 위의 절연막을 식각하기 시작할 때, 상기 층간 마스크 패턴의 두께는 상기 게이트 위의 절연막의 두께와 같은 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  8. 제1항에 있어서, 상기 게이트 위의 절연막은 상기 비트라인 콘택홀과 연결되는 콘택플러그가 형성되는 콘택홀을 형성하는 자기정렬 콘택공정시 형성된 막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  9. 제1항에 있어서, 상기 다중층 마스크 패턴을 형성하는 단계는 층간 절연막상에 하부 포토레지스트막, 층간 마스크막 및 상부 포토레지스트막을 순차적으로 증착하는 단계와, 콘택홀을 형성하고자 하는 영역의 상기 상부 포토레지스트막을 패터닝하여 상부 포토레지스트 패턴을 형성하는 단계와, 상기 층간 마스크막와 상기 하부 포토레지스트막은 상기 상부 포토레지스트 패턴을 식각마스크로 하여 패터닝하여 상기 층간 마스크 패턴과 상기 하부 포토레지스트 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  10. 제9항에 있어서, 상기 상부 포토레지스트 패턴을 제거하는 단계는 하부 포토레지스트 패턴을 형성할 때 동시에 진행되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  11. 제9항에 있어서, 상기 상부 포토레지스트막은 3000Å - 15000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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