JPS58206137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58206137A JPS58206137A JP8940882A JP8940882A JPS58206137A JP S58206137 A JPS58206137 A JP S58206137A JP 8940882 A JP8940882 A JP 8940882A JP 8940882 A JP8940882 A JP 8940882A JP S58206137 A JPS58206137 A JP S58206137A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、特に溝形成を利用した
バイポーラ集積回路における素子間分離方法に関する。
バイポーラ集積回路における素子間分離方法に関する。
（２）技術の背景
バイポーラ集積回路における素子間分離には、一般に■
字形もしくはＵ字形の溝を形成し、それによって素子間
分離を行う方法が用いられる。
字形もしくはＵ字形の溝を形成し、それによって素子間
分離を行う方法が用いられる。
■字形の溝を形成する素子間分離方法はＶｌｌｌ（Ｖ−
ｇｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓ
ｔａｌ Ｂａｃｋｆｉｌｌ ）法と呼ばれ、（１００）
面の水酸化カリウム（ＫＯＨ）に対する異方性エツチン
グを利用する方法で、溝の深さを溝の開口幅の変化で制
御し得る利点がある。
ｇｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓ
ｔａｌ Ｂａｃｋｆｉｌｌ ）法と呼ばれ、（１００）
面の水酸化カリウム（ＫＯＨ）に対する異方性エツチン
グを利用する方法で、溝の深さを溝の開口幅の変化で制
御し得る利点がある。
またＵ字形の溝を形成する方法は、リアクティブエツチ
ング（ＲＩＥ ： ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔ
ｃｈｉｎｇ ）を使用して溝を形成する方法で、溝幅を
小になしうるところから高密度化の目的には上記ＶＩＰ
法に比べより有利である。
ング（ＲＩＥ ： ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔ
ｃｈｉｎｇ ）を使用して溝を形成する方法で、溝幅を
小になしうるところから高密度化の目的には上記ＶＩＰ
法に比べより有利である。
これらの方法は、今般の集積回路の高密度化、高生産性
実現に対し期待されているものである。
実現に対し期待されているものである。
（３）従来技術と問題点
第１図は従来のｖＩＰ法を用いて素子間分離を行なった
半導体装置の要部断面図で、同図を参照すると、該半導
体装置はＰ形半導体基板ｌに（Ｉｌｌ）而ｆ７）Ｎ＋形
埋没層２、次イテ（Ｉｏｏ）面のＮ−形エピタキシャル
層３をそれぞれ形成し、このエピタキシャル層３上にト
ランジスタを構成しく同図にコレクタＣ、エミッタをＥ
、ヘースをＢで示す）、素子間分離およびコレクタ分離
を■字形の堝νｉおよびνＳで行なった構造となってい
る。
半導体装置の要部断面図で、同図を参照すると、該半導
体装置はＰ形半導体基板ｌに（Ｉｌｌ）而ｆ７）Ｎ＋形
埋没層２、次イテ（Ｉｏｏ）面のＮ−形エピタキシャル
層３をそれぞれ形成し、このエピタキシャル層３上にト
ランジスタを構成しく同図にコレクタＣ、エミッタをＥ
、ヘースをＢで示す）、素子間分離およびコレクタ分離
を■字形の堝νｉおよびνＳで行なった構造となってい
る。
なお上記■溝の内部は多結晶シリコン４で埋められ、平
坦化されている。
坦化されている。
上記アイソレーション用のｖ４は（Ｉｏｏ）ｌＩＩ］と
（ＩＩＩ ）面とのエツチング速度が異なる〔（１００
）而の力が早い〕ことを利用したＫＯＨによる異方性エ
ツチングで形成されるものである。このｖｌｍはその開
「１而の装置表面に対する角度αが５４．７°と當に一
足で形成されるため、溝の深さは開［１幅に比例する。
（ＩＩＩ ）面とのエツチング速度が異なる〔（１００
）而の力が早い〕ことを利用したＫＯＨによる異方性エ
ツチングで形成されるものである。このｖｌｍはその開
「１而の装置表面に対する角度αが５４．７°と當に一
足で形成されるため、溝の深さは開［１幅に比例する。
すなわち、開口幅を変えることにより溝の深さを容易に
制御し・うろことがνＩ＋’法の一つの特徴となっ°（
いる。
制御し・うろことがνＩ＋’法の一つの特徴となっ°（
いる。
同図にボされる深さの異なるＶｊｊｉＶｉ、νＳはがか
る方法によって形成されたもので、深さの浅いコレクタ
分離用のＶ溝νＳはＳＶＧ （Ｓｅｍｉ Ｖ ｇｒｏ
ｏｖｅ ）と呼ばれ、導電性を保った分離を目的とする
。
る方法によって形成されたもので、深さの浅いコレクタ
分離用のＶ溝νＳはＳＶＧ （Ｓｅｍｉ Ｖ ｇｒｏ
ｏｖｅ ）と呼ばれ、導電性を保った分離を目的とする
。
ところで、上記ＶＩＰ法による素子量分ＩＩＩ、１１１
＋法には、■溝の基板まで到達する深さを確保するため
に広い開口幅が（アイソレーション幅ともいう）が必要
となり、高密度化に限界が生ずる問題点がある。
＋法には、■溝の基板まで到達する深さを確保するため
に広い開口幅が（アイソレーション幅ともいう）が必要
となり、高密度化に限界が生ずる問題点がある。
他方、第２図は溝の開口幅を狭くし°ｃ高密度化に適す
るＵ字形溝で素子間分離を行う半導体装置要部の断面図
で、同図−および以下の図において既に図示した部分は
同じ符号でポす。
るＵ字形溝で素子間分離を行う半導体装置要部の断面図
で、同図−および以下の図において既に図示した部分は
同じ符号でポす。
同図を参照すると、Ｕ溝ＵｊとＵｓ （内部は多結晶シ
リコン４で埋められている）はＲＩＥで形成されるため
、リソグラフィーの解像度程度までアイソレーション幅
を狭めることが口Ｊ能となり、Ｕ溝による素子間分離は
高密度化に適する。
リコン４で埋められている）はＲＩＥで形成されるため
、リソグラフィーの解像度程度までアイソレーション幅
を狭めることが口Ｊ能となり、Ｕ溝による素子間分離は
高密度化に適する。
しかし、ＲＩＥでは深さの異なるｕＨを同時に形成する
ことが困難であるため、同図に示す浅いコレクタ分離用
のＵｉｌＪｓは、素子分離用の（Ｊ溝旧とは別の−１，
程で形成しなければならず、セルファライン（自己整合
法）が不可能である。その結果Ｕ堝を用いる素ｒ分離方
法には製造工程が増えることに加えて、エツチング用の
マスク合せにおける位置ずれが生しる問題がある。
ことが困難であるため、同図に示す浅いコレクタ分離用
のＵｉｌＪｓは、素子分離用の（Ｊ溝旧とは別の−１，
程で形成しなければならず、セルファライン（自己整合
法）が不可能である。その結果Ｕ堝を用いる素ｒ分離方
法には製造工程が増えることに加えて、エツチング用の
マスク合せにおける位置ずれが生しる問題がある。
（４）発明の目的
本発明はト記従来の欠点に鑑み、深さの異なるアイソレ
ージ１ン用の溝をセルファラインで同時に形成する方法
の提供を目的とする。
ージ１ン用の溝をセルファラインで同時に形成する方法
の提供を目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、形成される素子間分
離のための深い溝と、コレクタ分＃ｌｌ′４のための浅
い溝との深さの差りが２埋没層の厚さＢと同稈度になる
ように、マスクの形成におい°（”ｌスフパターンの・
１法を深い溝と浅い溝の開１１幅をそれぞれＩ’ｌ、１
２とした場合、■溝の深さがその開ＵＪ幅に比例するご
とを計算し、Ｆ記１１、■２および１３が関係式 を満足するような値に選択し、がくして選択された寸法
に従って形成されたマスクを用いて深さの差りがＢにほ
ぼ等しい異なった■溝を形成した後、リアクティブイオ
ンエツチング（ＲＩＥ ）によりｌ−記深さの異なる溝
のうち深い溝が埋没層を切り基板に到達し、同時に浅い
溝が埋設層に到達するまでエツチングすることにより深
さの異なる溝を同時に形成する方法を提供することによ
って達成される。
離のための深い溝と、コレクタ分＃ｌｌ′４のための浅
い溝との深さの差りが２埋没層の厚さＢと同稈度になる
ように、マスクの形成におい°（”ｌスフパターンの・
１法を深い溝と浅い溝の開１１幅をそれぞれＩ’ｌ、１
２とした場合、■溝の深さがその開ＵＪ幅に比例するご
とを計算し、Ｆ記１１、■２および１３が関係式 を満足するような値に選択し、がくして選択された寸法
に従って形成されたマスクを用いて深さの差りがＢにほ
ぼ等しい異なった■溝を形成した後、リアクティブイオ
ンエツチング（ＲＩＥ ）によりｌ−記深さの異なる溝
のうち深い溝が埋没層を切り基板に到達し、同時に浅い
溝が埋設層に到達するまでエツチングすることにより深
さの異なる溝を同時に形成する方法を提供することによ
って達成される。
（６）発明の実施例
以下本発明の実施例を図面によって詳述する。
第３図は本発明の詳細な説明するための半導体装置要部
の断面図で、同図において３１はＰ形半導体基板、３２
は厚さＢのＮ＋形埋没層、３３は面方位（１００）のＮ
−形エピタキシャル層、３４は−１酸化シリコン（Ｓｉ
Ｏｚ）挨、３５はりん珪酸ガラス（ＰＳＧ）を含んだ窒
化シリコン（Ｓｉ３Ｎ−） 股でＳｉＯ２膜３４ととも
にエツチングにおけるマスクを形成する。これら５ｉ（
ｈ膜３４と ５ｉ３ＮＪ葵３５は例えば０當の化学気相
成長法で順次制御性よく成長セしめることが可能である
。
の断面図で、同図において３１はＰ形半導体基板、３２
は厚さＢのＮ＋形埋没層、３３は面方位（１００）のＮ
−形エピタキシャル層、３４は−１酸化シリコン（Ｓｉ
Ｏｚ）挨、３５はりん珪酸ガラス（ＰＳＧ）を含んだ窒
化シリコン（Ｓｉ３Ｎ−） 股でＳｉＯ２膜３４ととも
にエツチングにおけるマスクを形成する。これら５ｉ（
ｈ膜３４と ５ｉ３ＮＪ葵３５は例えば０當の化学気相
成長法で順次制御性よく成長セしめることが可能である
。
ここで前記（り式の関係を満足する開［二１幅１１．１
２のパターン１法（例えばＢ＝２μ−のとき＋１＝５μ
ｍ、１２＝２＃ｍとする）にマスク３４．３５をパター
ニングする。
２のパターン１法（例えばＢ＝２μ−のとき＋１＝５μ
ｍ、１２＝２＃ｍとする）にマスク３４．３５をパター
ニングする。
なお前記関係式■は、本願の発明者が、極端に小なる値
の１２と、Ｉ２よりは大であるが従来の素子間分離用の
ｖｌの開１１幅よりは十分に小な１１とをもった半導体
装置を得るための実験において、＄３図（ｂｌにボされ
ることなった■溝について確認した関係式である。
の１２と、Ｉ２よりは大であるが従来の素子間分離用の
ｖｌの開１１幅よりは十分に小な１１とをもった半導体
装置を得るための実験において、＄３図（ｂｌにボされ
ることなった■溝について確認した関係式である。
次いで、通常のＶＩＰ形成玉程で異なった深さのＶ溝を
形成する゛（同図（ａ））。ここで形成される異なった
■溝の深さの差りは、上記したパターニング１法の設定
により（Ｄ式のＩ〕≧Ｂなる関係を満たず。
形成する゛（同図（ａ））。ここで形成される異なった
■溝の深さの差りは、上記したパターニング１法の設定
により（Ｄ式のＩ〕≧Ｂなる関係を満たず。
次いで同図（ｂ）に示ず如く、基板シリコン（Ｓｉ）の
りアクティブイオンエツチング（）ｌ！Ｅ ）によりヒ
記異なったＶ満を深い力の溝が埋没層３２金切り基板３
１に到達するまＣ掘りＦげる（エツチング）このとき同
時に浅いｈの溝は深い方の溝に比べζＤだけ浅く、しか
し埋没ｊｗｆ３２に到達する深さにエツチングされる。
りアクティブイオンエツチング（）ｌ！Ｅ ）によりヒ
記異なったＶ満を深い力の溝が埋没層３２金切り基板３
１に到達するまＣ掘りＦげる（エツチング）このとき同
時に浅いｈの溝は深い方の溝に比べζＤだけ浅く、しか
し埋没ｊｗｆ３２に到達する深さにエツチングされる。
かくして深さの異なる素子間分離用の溝と導通をとった
コレクタ分離用の溝とが同時にセルファラインに形成さ
れたことになる。
コレクタ分離用の溝とが同時にセルファラインに形成さ
れたことになる。
以後、通常の工程に従ってアイソレーションを完成させ
、所望の半導体装置を得る。
、所望の半導体装置を得る。
なお本実施例において溝の開口幅は（り式の関係を満足
するものであれば、可能な限り狭く選択することができ
、Ｉ２を極端に小にしたいときに効果的である。本発明
の方法においては、溝の開に１幅１１と１２とは埋没層
の深さに対応して０式の条イー１を満たすものでなけれ
ばならないという制約はあるものの、前記条件が満たさ
れる限り、上記した如くに容易な工程で分離用のＶ字溝
を形成し得るという利点がある。
するものであれば、可能な限り狭く選択することができ
、Ｉ２を極端に小にしたいときに効果的である。本発明
の方法においては、溝の開に１幅１１と１２とは埋没層
の深さに対応して０式の条イー１を満たすものでなけれ
ばならないという制約はあるものの、前記条件が満たさ
れる限り、上記した如くに容易な工程で分離用のＶ字溝
を形成し得るという利点がある。
実際の半導体装置製造における開口幅＋１．１２の選択
は、埋没層の厚さＢが装置によって決っているであろう
から、例えば１．Ｌ Ｉ２のうちその制約が蔽しいもの
に対してその値を決め、次いで残る一方の開口幅を０式
を満足するように決めることが口Ｊ能である。
は、埋没層の厚さＢが装置によって決っているであろう
から、例えば１．Ｌ Ｉ２のうちその制約が蔽しいもの
に対してその値を決め、次いで残る一方の開口幅を０式
を満足するように決めることが口Ｊ能である。
例とし゛（、Ｂが２μｍでコレクタ分１１１１ｍの開［
１幅Ｉ２が１μｍ以Ｆでなければならないという装置製
造上の制約があり、一方素子間分離溝の開１１幅１１に
つい−Ｃは数μ綱であればよいというのであれば、１２
を１μｍもしくはそれ以下の実現口Ｊ能な値に決め、次
いで（Ｄ式によるＩｔ≧４．６μ−（１２−１μｍの場
合）から１１を例えば５μ幅と決めることができよう。
１幅Ｉ２が１μｍ以Ｆでなければならないという装置製
造上の制約があり、一方素子間分離溝の開１１幅１１に
つい−Ｃは数μ綱であればよいというのであれば、１２
を１μｍもしくはそれ以下の実現口Ｊ能な値に決め、次
いで（Ｄ式によるＩｔ≧４．６μ−（１２−１μｍの場
合）から１１を例えば５μ幅と決めることができよう。
（７）発明の効果
以Ｆ、詳細に説明したように、本発明に、１れば、深さ
の異なる溝をセルファラインで同時にかつ数少ない１．
程で形成することができ、しかも導通をとった分離溝の
開１１幅は従来の溝の開１１幅に比べ著しく小に形成す
ることができるため、半導体装置の（ｇ頼ｉｌｌだ４７
Ｃなく高密度化に効果大である。
の異なる溝をセルファラインで同時にかつ数少ない１．
程で形成することができ、しかも導通をとった分離溝の
開１１幅は従来の溝の開１１幅に比べ著しく小に形成す
ることができるため、半導体装置の（ｇ頼ｉｌｌだ４７
Ｃなく高密度化に効果大である。
第１図および第２図は従来技術における素子間分離用の
形成を説明するための半導体装置の開部断面図、第３図
は本発明の素子間分離溝を形成する工程における半導体
装置要部の断面図である。 １．３１−Ｐ形基板、２．３２−Ｎ十形埋没層、３．３
３− Ｎ−形エピタキシャル層、３ｔ−５ｉ０２ＩＩｌ
ｊｉ、 ３５−ＰＳＧを含むＳ ｉ １Ｎ嶋膜特 許
出願人 富士通株式会社、］・、ｌ、ｉ＋１・、１ 代理人 弁理士 松 岡 宏四部′、゛ｉ、 ’ Ｑ
’１１ 第 １ 図 第 ２ 図 第３図 （ａ） （ｂ）
形成を説明するための半導体装置の開部断面図、第３図
は本発明の素子間分離溝を形成する工程における半導体
装置要部の断面図である。 １．３１−Ｐ形基板、２．３２−Ｎ十形埋没層、３．３
３− Ｎ−形エピタキシャル層、３ｔ−５ｉ０２ＩＩｌ
ｊｉ、 ３５−ＰＳＧを含むＳ ｉ １Ｎ嶋膜特 許
出願人 富士通株式会社、］・、ｌ、ｉ＋１・、１ 代理人 弁理士 松 岡 宏四部′、゛ｉ、 ’ Ｑ
’１１ 第 １ 図 第 ２ 図 第３図 （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 Ｖ溝の形成を利用して素子間分離を行う半導体装置の製
造方法にし′ζ、深い溝の開■」幅をＩｌ。 浅い溝の開「１幅１２、埋没層の厚さをＢとしたときこ
れらの間に １−ｉ２ ２−−−− ｘ Ｌ ａ ｎ ５４−７°≧Ｂなる
関係が成）１．する如く選択したパターン・」法に従い
マスクパターンを形成する工程、該−７スクを用い−（
深さの異なるＶ溝を形成する上程、次いごリアクティブ
イオンエツチングによりト記深さの異なる溝を、深い溝
が埋没層に達するまでエツチングする１Ｘ程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8940882A JPS58206137A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8940882A JPS58206137A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58206137A true JPS58206137A (ja) | 1983-12-01 |
Family
ID=13969811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8940882A Pending JPS58206137A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
| JPH02153551A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | 半導体装置の製造方法 |
| US5145810A (en) * | 1990-06-25 | 1992-09-08 | Oki Electric Industry Co., Ltd. | Fabrication process of semiconductor pressure sensor for sensing pressure applied |
| KR100475032B1 (ko) * | 1998-05-20 | 2005-05-24 | 삼성전자주식회사 | 반도체소자의콘택홀형성방법 |
| EP1710834A2 (en) * | 2005-04-08 | 2006-10-11 | AMI Semiconductor Belgium BVBA | Double trench for isolation of semiconductor devices |
-
1982
- 1982-05-26 JP JP8940882A patent/JPS58206137A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927784A (en) * | 1987-05-01 | 1990-05-22 | Raytheon Company | Simultaneous formation of via hole and tube structures for GaAs monolithic microwave integrated circuits |
| JPH02153551A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | 半導体装置の製造方法 |
| US5145810A (en) * | 1990-06-25 | 1992-09-08 | Oki Electric Industry Co., Ltd. | Fabrication process of semiconductor pressure sensor for sensing pressure applied |
| KR100475032B1 (ko) * | 1998-05-20 | 2005-05-24 | 삼성전자주식회사 | 반도체소자의콘택홀형성방법 |
| EP1710834A2 (en) * | 2005-04-08 | 2006-10-11 | AMI Semiconductor Belgium BVBA | Double trench for isolation of semiconductor devices |
| EP1710834A3 (en) * | 2005-04-08 | 2010-10-27 | Semiconductor Components Industries, LLC | Double trench for isolation of semiconductor devices |
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