JPS594136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594136A JPS594136A JP11314682A JP11314682A JPS594136A JP S594136 A JPS594136 A JP S594136A JP 11314682 A JP11314682 A JP 11314682A JP 11314682 A JP11314682 A JP 11314682A JP S594136 A JPS594136 A JP S594136A
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- isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆｌ）発明の技術分野
本発明は半導体装置の製造方法、特に溝形成を利用した
バイポーラ集積回路における素子量分（１） 離方法に関する。
バイポーラ集積回路における素子量分（１） 離方法に関する。
（２）技術の背景
バイポーラ集積回路における素子間分離には、一般にＶ
字形もしくはＵ字形の溝を形成し、それによって素子間
分離を行う方法が用いられる。
字形もしくはＵ字形の溝を形成し、それによって素子間
分離を行う方法が用いられる。
７字形の溝を形成する素子間分離方法はνＩＰ（Ｖ−ｇ
ｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓｔ
ａｌ Ｂａｃｋ口１１口演１呼ばれ、（１００）面の水
酸化カリウム（ＫＯＪｌ）に対する異方性エツチングを
利用する方法で、溝の深さを溝の開口幅の変化で制御し
得る利点がある。
ｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓｔ
ａｌ Ｂａｃｋ口１１口演１呼ばれ、（１００）面の水
酸化カリウム（ＫＯＪｌ）に対する異方性エツチングを
利用する方法で、溝の深さを溝の開口幅の変化で制御し
得る利点がある。
またＵ字形の溝を形成する方法は、リアクティブエツチ
ング（ＲＩＥ ｒｅａｃｔｉｖｅ ｔｏｎ ｅｔｃｈ
ｉｎｇ ）を使用して溝を形成する方法で、溝幅を小に
なしうるところから高密度化の目的には上記ＶＩＰ法に
比べより有利である。
ング（ＲＩＥ ｒｅａｃｔｉｖｅ ｔｏｎ ｅｔｃｈ
ｉｎｇ ）を使用して溝を形成する方法で、溝幅を小に
なしうるところから高密度化の目的には上記ＶＩＰ法に
比べより有利である。
これらの方法は、今般の集積回路の高密度化、高生産性
実現に対し期待されているものである。
実現に対し期待されているものである。
（３）従来技術と問題点
第１図は従来のＶＩＰ法を用いて素子間分離を（２）
行なった半導体装置の要部断面図で、同図を参照すると
、該半導体装置はＰ形半導体基板１に（１１１）面のＮ
形埋設層２、次いで（１００）面のＮ−形エピタキシ
ャル層３をそれぞれ形成し、このエピタキシャル層３上
にトランジスタを構成しく同図にコレクタＣ１エミッタ
をＥ、ヘースをＢで示す）、素子間分離およびコレクタ
分離をＶ字形の′ａＶｉおよびＶｓで行なった構造とな
っている。
、該半導体装置はＰ形半導体基板１に（１１１）面のＮ
形埋設層２、次いで（１００）面のＮ−形エピタキシ
ャル層３をそれぞれ形成し、このエピタキシャル層３上
にトランジスタを構成しく同図にコレクタＣ１エミッタ
をＥ、ヘースをＢで示す）、素子間分離およびコレクタ
分離をＶ字形の′ａＶｉおよびＶｓで行なった構造とな
っている。
なお上記■溝の内部は多結晶シリコン４で埋められ、平
坦化されている。
坦化されている。
」−記アイソレーション用のＶ溝は（１００） 面と（
Ｉｌｌ）面とのエツチング速度が異なる〔（１００）面
の方が早い〕ことを利用したに０１１による異方性エツ
チングで形成されるものである。このＶ溝はその開口面
の装置表面に対する角度αが５４．７°と常に一定で形
成されるため、溝の深さは開口幅に比例する。すなわち
、開口幅を変えることにより溝の深さを容易に制御しう
ろことがＶＩＰ法の一つの特徴となっている。
Ｉｌｌ）面とのエツチング速度が異なる〔（１００）面
の方が早い〕ことを利用したに０１１による異方性エツ
チングで形成されるものである。このＶ溝はその開口面
の装置表面に対する角度αが５４．７°と常に一定で形
成されるため、溝の深さは開口幅に比例する。すなわち
、開口幅を変えることにより溝の深さを容易に制御しう
ろことがＶＩＰ法の一つの特徴となっている。
同図に示される深さの異なる■溝Ｖｉ、 Ｖｓはか（３
） かる方法によって形成されたもので、深さの浅いコレク
タ分離用のＶｉｌｉＶｓはＳＶＧ （Ｓｅｍｉシーｇ
ｒｏｏｖｅ ＞と呼ばれ、導電性を保った分離を目的と
する。
） かる方法によって形成されたもので、深さの浅いコレク
タ分離用のＶｉｌｉＶｓはＳＶＧ （Ｓｅｍｉシーｇ
ｒｏｏｖｅ ＞と呼ばれ、導電性を保った分離を目的と
する。
ところで、上記ＶＩＰ法による素子間分離方法には、■
溝の基板まで到達する深さを確保するために広い開口幅
が（アイソレーション幅ともいう）が必要となり、高密
度化に限界が住する問題点がある。
溝の基板まで到達する深さを確保するために広い開口幅
が（アイソレーション幅ともいう）が必要となり、高密
度化に限界が住する問題点がある。
他方、第２図は溝の開口幅を狭くして高密度化に適する
【１字形溝で素子間分離を行う半導体装置要部の断面図
で、同図および以下の図において既に図示した部分は同
じ符号で示す。
【１字形溝で素子間分離を行う半導体装置要部の断面図
で、同図および以下の図において既に図示した部分は同
じ符号で示す。
同図を参照すると、Ｕ溝ＵｉとＵｓ（内部は多結晶シリ
コン４で埋められている）はＲＩＥで形成されるため、
リソグラフィーの解像度程度までアイソレーション幅を
狭めることが可能となり、Ｕ溝による素子間分離は高密
度化に適する。
コン４で埋められている）はＲＩＥで形成されるため、
リソグラフィーの解像度程度までアイソレーション幅を
狭めることが可能となり、Ｕ溝による素子間分離は高密
度化に適する。
しかし、Ｉ？ＩＥでは深さの異なるＵ溝を同時に形成す
ることが困難であるため、同図に示す浅いコレクタ分離
用のＵ溝Ｕｓは、素子分離用のＵ溝間（４） とば別の工程で形成しなければならず、セルファライン
（自己整合法）が不可能である。その結果Ｕ溝を用いる
素子分離方法には製造工程が増えることに加えて、エツ
チング用のマスク合せにおける位置ずれが生じる問題が
ある。
ることが困難であるため、同図に示す浅いコレクタ分離
用のＵ溝Ｕｓは、素子分離用のＵ溝間（４） とば別の工程で形成しなければならず、セルファライン
（自己整合法）が不可能である。その結果Ｕ溝を用いる
素子分離方法には製造工程が増えることに加えて、エツ
チング用のマスク合せにおける位置ずれが生じる問題が
ある。
（４）発明の目的
本発明は上記従来の欠点に鑑み、深さの異なるアイソレ
ーション用の溝をセルファラインで同時に形成する方法
の提供を目的とする。
ーション用の溝をセルファラインで同時に形成する方法
の提供を目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、化学気相成長法（Ｃ
Ｖ Ｄ）における膜成長特性、すなわちパターンエツジ
においては膜厚を半径とした球面状に膜の成長が進行す
る事実を利用して、マスクパターンにおける浅い溝を形
成する（アイソレーション幅の狭い）部分を埋没させる
如く例えぼりん珪酸ガラス（ｐｓｃ ＞膜をＣＶＤ法で
成長させ、次工程におけるＰＳＧ膜の全面エツチングに
おいては上記埋没部のＰＳＧ膜を残存させることにより
、同一のマスクパターンを用いセルファラインで深さく
５） の異なる素子量分Ｎ溝を形成することを特徴とする半導
体装置の製造方法を提供することによって達成される。
Ｖ Ｄ）における膜成長特性、すなわちパターンエツジ
においては膜厚を半径とした球面状に膜の成長が進行す
る事実を利用して、マスクパターンにおける浅い溝を形
成する（アイソレーション幅の狭い）部分を埋没させる
如く例えぼりん珪酸ガラス（ｐｓｃ ＞膜をＣＶＤ法で
成長させ、次工程におけるＰＳＧ膜の全面エツチングに
おいては上記埋没部のＰＳＧ膜を残存させることにより
、同一のマスクパターンを用いセルファラインで深さく
５） の異なる素子量分Ｎ溝を形成することを特徴とする半導
体装置の製造方法を提供することによって達成される。
（６）発明の実施例
以下本発明の実施例を図面によって詳述する。
第３図は素子分離とコレクタ分離とを同時に形成する場
合を例に本発明の詳細な説明するための半導体装置要部
の断面図で、同図を参照すると、先ず同図（ａ）に示す
如（従来技術と同様にＰ形半導体基板１上に（１１１）
面のＮ＋形埋没層２、（１００）面のＮ−形エピタキシ
ャル層３を成長させた後、素子間分離溝を形成するため
のマスクパターンを形成する。このマスクは、１０００
人程度０二酸化シリコン（５ｉｎ２）膜１１と、その上
に数千人から１μｍの膜厚に形成した窒化シリコン（Ｓ
ｉＪｂ ）膜１２〔または窒化膜（Ｓｉ３Ｎ、）に５ｉ
ＯｚもしくはＰＳＧを加えた膜〕から成るもので、パタ
ーニングは、開口幅の広い部分３ａ（開口幅は４〜５μ
ｍ）と狭い部分３ｂ（１〜２μｍ）とを形成する如くに
なす。開口幅の広い部分３ａには深い分離溝（６） が、また狭い部分３ｂには狭い分離溝が形成される。
合を例に本発明の詳細な説明するための半導体装置要部
の断面図で、同図を参照すると、先ず同図（ａ）に示す
如（従来技術と同様にＰ形半導体基板１上に（１１１）
面のＮ＋形埋没層２、（１００）面のＮ−形エピタキシ
ャル層３を成長させた後、素子間分離溝を形成するため
のマスクパターンを形成する。このマスクは、１０００
人程度０二酸化シリコン（５ｉｎ２）膜１１と、その上
に数千人から１μｍの膜厚に形成した窒化シリコン（Ｓ
ｉＪｂ ）膜１２〔または窒化膜（Ｓｉ３Ｎ、）に５ｉ
ＯｚもしくはＰＳＧを加えた膜〕から成るもので、パタ
ーニングは、開口幅の広い部分３ａ（開口幅は４〜５μ
ｍ）と狭い部分３ｂ（１〜２μｍ）とを形成する如くに
なす。開口幅の広い部分３ａには深い分離溝（６） が、また狭い部分３ｂには狭い分離溝が形成される。
同図（ｂｌは、」−記の溝形成をセルファラインで行う
ためＣＶＤ法によってＰＳＧ膜１３を数千人ないし１μ
ｍの厚さに成長させた状態を示す。このＰＳＧｌ！１３
の厚さは、狭い分離溝の開口幅の半分以上であるため、
前記したＣＶＤ法の膜成長特性により、開口幅の狭い部
分は成長したＰＳＧ膜１３によって埋められてしまう。
ためＣＶＤ法によってＰＳＧ膜１３を数千人ないし１μ
ｍの厚さに成長させた状態を示す。このＰＳＧｌ！１３
の厚さは、狭い分離溝の開口幅の半分以上であるため、
前記したＣＶＤ法の膜成長特性により、開口幅の狭い部
分は成長したＰＳＧ膜１３によって埋められてしまう。
一方間口幅の広い部分はＰＳＧ膜の厚さが幅の半分以下
であるため埋ることはなく、図示の如き凹部が形成され
る。
であるため埋ることはなく、図示の如き凹部が形成され
る。
次いで、同図ＦＣ＋に示す如く、通常のウェットまたは
ドライエツチングでＰＳＧ膜Ｉ３の全面エツチングをマ
スク１２上に形成されたＰＳＧ膜１３の厚さ分だけ行な
った後、ＫＯＨによる異方性エツチングによってＶ字形
の分離溝を適当な深さ例えばＮ１形埋没層に達しない程
度に形成する。このとき、開口幅の狭い部分は全面エツ
チング後もＰＳＧ膜１３で埋められているため、この部
分には溝が形成されない。
ドライエツチングでＰＳＧ膜Ｉ３の全面エツチングをマ
スク１２上に形成されたＰＳＧ膜１３の厚さ分だけ行な
った後、ＫＯＨによる異方性エツチングによってＶ字形
の分離溝を適当な深さ例えばＮ１形埋没層に達しない程
度に形成する。このとき、開口幅の狭い部分は全面エツ
チング後もＰＳＧ膜１３で埋められているため、この部
分には溝が形成されない。
最後に同図ｆｄ＋に示す如く、開口幅の狭い部分（７）
に残っていたＰＳＧ膜１３を除去した後、リアクティブ
イオンエツチング（ＨＥ ）でＵ字形溝を形成する。こ
の溝の形成は開口幅の広い部分と狭い部分について行わ
れ、狭い部分にはＵ字形の溝νＳが、広い部分は、同図
（Ｃ１に示す工程で形成されたＶ字形溝がその先端のＶ
字形を保ってそのまま進行し、同図（ｄｌに示ず深い溝
Ｖｉが形成される。
イオンエツチング（ＨＥ ）でＵ字形溝を形成する。こ
の溝の形成は開口幅の広い部分と狭い部分について行わ
れ、狭い部分にはＵ字形の溝νＳが、広い部分は、同図
（Ｃ１に示す工程で形成されたＶ字形溝がその先端のＶ
字形を保ってそのまま進行し、同図（ｄｌに示ず深い溝
Ｖｉが形成される。
」二辺した如くに形成された溝は、基板まで到達する深
い溝νｉは素子間分離用に、また導通状態を保って形成
された浅い溝Ｖｓはコレクタ分離等の目的に用いられる
。
い溝νｉは素子間分離用に、また導通状態を保って形成
された浅い溝Ｖｓはコレクタ分離等の目的に用いられる
。
かかる分離溝を形成した後は、当該溝の内部をポリシリ
コン等で埋めた後、従来のＶ Ｉ １１形成工程と同様
に半導体装置を完成する。
コン等で埋めた後、従来のＶ Ｉ １１形成工程と同様
に半導体装置を完成する。
なお、同図ｆＣ）におけるＶ溝形成はＲＩＥによるＵ溝
形成におき換えても本発明の目的になんら支障を与える
ものではない。また形成する溝の深さはアイソレーショ
ン幅の変化およびＲＩＨの条件によって容易に制御可能
である。
形成におき換えても本発明の目的になんら支障を与える
ものではない。また形成する溝の深さはアイソレーショ
ン幅の変化およびＲＩＨの条件によって容易に制御可能
である。
（７）発明の効果
（８）
以上、詳細に説明したように本発明によれば、素子間分
離を行う深い溝と、コレクタ分離等を行う導通状態を保
った浅い溝とをセルファラインで形成することが可能と
なり、半導体装置の製造工程の短縮化が実現され、マス
ク合せにおける位置ずれをなくすことができ、しかもこ
れらの溝はＩ？ＩＥにより形成されるＵ字形溝であるた
め、半導体装置の高密度化に効果大である。
離を行う深い溝と、コレクタ分離等を行う導通状態を保
った浅い溝とをセルファラインで形成することが可能と
なり、半導体装置の製造工程の短縮化が実現され、マス
ク合せにおける位置ずれをなくすことができ、しかもこ
れらの溝はＩ？ＩＥにより形成されるＵ字形溝であるた
め、半導体装置の高密度化に効果大である。
第１図および第２図は従来技術における素子間分離溝の
形成を説明するための半導体装置の要部断面図、第３図
は本発明の素子間分離溝の形成を実施するための工程に
おける半導体装置要部断面図である。 １・・−Ｐ形半導体基板、２−Ｎ＋形埋没層、３−Ｎ−
形エピタキシャル層、３ａ、 ３ｂ−開口幅（アイソレ
ーション幅）、４−多結晶シリコン、］］１−二酸化シ
リコン膜 １２−窒化膜、１３−ＰＳＧ膜、 Ｖｉ’・−素子間分離溝、Ｖｓ′−コレクタ分離溝（９
） 第１図 第２図
形成を説明するための半導体装置の要部断面図、第３図
は本発明の素子間分離溝の形成を実施するための工程に
おける半導体装置要部断面図である。 １・・−Ｐ形半導体基板、２−Ｎ＋形埋没層、３−Ｎ−
形エピタキシャル層、３ａ、 ３ｂ−開口幅（アイソレ
ーション幅）、４−多結晶シリコン、］］１−二酸化シ
リコン膜 １２−窒化膜、１３−ＰＳＧ膜、 Ｖｉ’・−素子間分離溝、Ｖｓ′−コレクタ分離溝（９
） 第１図 第２図
Claims (1)
- 半導体装置における溝形成を利用した素子間分離方法に
おいて、素子間分離領域形成用のマスクのパターニング
を行う工程、化学気相成長法により全面に膜成長を行い
上記パターンにより形成された開口幅の狭い部分を前記
膜で埋没させる工程、全面エツチングにより開口幅の広
い部分およびマスク上の前記膜を除去して開口幅の広い
部分に分離用の溝を形成する工程、開口幅の狭い部分に
残る前記膜を除去しエツチングにより当該部分に溝を形
成すると同時に前記のすでに形成された溝をさらに深く
形成する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11314682A JPS594136A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11314682A JPS594136A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594136A true JPS594136A (ja) | 1984-01-10 |
Family
ID=14604730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11314682A Pending JPS594136A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594136A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| JPH02246330A (ja) * | 1989-03-20 | 1990-10-02 | Nec Corp | 半導体装置の製造方法 |
| US5145810A (en) * | 1990-06-25 | 1992-09-08 | Oki Electric Industry Co., Ltd. | Fabrication process of semiconductor pressure sensor for sensing pressure applied |
| KR100427538B1 (ko) * | 2002-06-04 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
-
1982
- 1982-06-30 JP JP11314682A patent/JPS594136A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| JPH02246330A (ja) * | 1989-03-20 | 1990-10-02 | Nec Corp | 半導体装置の製造方法 |
| US5145810A (en) * | 1990-06-25 | 1992-09-08 | Oki Electric Industry Co., Ltd. | Fabrication process of semiconductor pressure sensor for sensing pressure applied |
| KR100427538B1 (ko) * | 2002-06-04 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
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