JPH0371651A - 半導体の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体の製造方法に係り、特に誘電体分離さ
れた半導体島を形成する素子分離方法に関する。

（従来の技術） 半導体装置の高集積化は進む一方であり、高集積化に伴
う重大な問題の１つに素子分離の問題がある。素子領域
を低減させることなく、完全な素子分離をおこなうべく
様々な工夫がなされている。

その１つに、半導体基板表面に溝を掘り、該溝に囲まれ
た島の底部のみを誘電体化し、誘電体分離のなされたＳ
　ＯＩ　　（ＳＩＬＩＣＯＮ　ＯＮ　ｌＮ５ＵＬＡＴＯ
Ｒ）構造の半導体島を形成した半導体基板（以下ＳＯＩ
基板と称す）がある。

このＳｏ１基板では、各半導体島領域は、溝および各島
の底部の誘電体化された領域によって完全に絶縁分離さ
れているため、半導体島の側壁をも素子領域として最大
限に使用できる。このような利点を利用して、半導体基
板表面に縦横に走行せしめられた溝によって形成された
半導体島領域の１つ１つにＭＯＳキャパシタおよびＭＯ
３ＦＥ゛Ｔを配設したＤＲＡＭ等、いろいろな半導体装
置に使用されている。

ところで、このような従来の５０１基板は、例えば次に
示す方法で製造されている。

まず、第５図（ａ）に示すように、熱酸化法によりシリ
コン基板１表面に酸化シリコン膜２ａを形成すると共に
、さらに窒化シリコン基板（ＳＲ３）Ｎ（４））２ｂお
よびＨＴＯ酸化膜２Ｃを順次堆積し、フォトリソ法によ
り、これらをバターニングし、トレンチ（溝）形成時に
用いられる第１のマスクパターン２を形成し、このマス
クパターンをエツチングマスクとして反応性イオンエツ
チングにより、溝ｖｌを形成する。

次いで、第５図（ｂ）に示すように、熱酸化法により、
該トレンチの側壁および底面に酸化シリコン膜３ａを形
成し、さらに、窒化シリコン膜３ｂおよびＨＴＯ酸化膜
３Ｃを順次堆積した後、反応性イオンエツチングにより
、該トレンチの底面および前記マスクパターン２上のＨ
ＴＯ酸化酸化膜／窒化シリコン酸／酸化シリコン膜方性
エツチングにより１、エツチング除去し、トレンチ底部
のシリコン基板表面を露呈せしめる。この結果、トレン
チ側壁に酸化シリコン膜３ａと窒化シリコン膜３ｂとＨ
ＴＯ酸化膜３ｃとからなる第２のマスクパターン３が残
る。

この後、第３図（ｃ）に示すように、これら第１および
第２のマスクパターンをエツチングマスクとして等方性
エツチングを行い、孔領域４を形成する。

続いて、熱酸化を行うと、第３図（ｄ）に示すように、
該孔領域４を囲む領域が酸化され、熱酸化膜５によって
シリコン基板と誘電体分離された半導体島６が形成され
る。

そして最後に、第３図（ｅ）に示すように、第１および
第２のマスクパターンを除去すると共に、この溝および
孔領域４内に埋め込み酸化膜７を堆積し、ＳＯＩ型構造
の半導体島を有する半導体基板を形成する。

しかしながら、この方法は、せいぜい２μ環程度の幅の
溝の形成に用いられるのみであり、溝の深さのコントロ
ールが困難であった。

また、等方性エツチングに際してエツチング終点の検出
が困難であるため、オーバーエツチングが生じ易く、こ
れが歩留まり低下の原因となっていた。

また、溝の底部を熱酸化するに際し、酸化速度が遅く、
幅広の半導体島を形成しようとすると、ボイドが発生し
易い上、溝全体を埋め尽くそうとすると、長時間にわた
る高温酸化が必要となり、その結果、エツチングマスク
として用いている窒化シリコン膜からのストレスにより
結晶欠陥が生じやすいという問題がある。このため、無
欠陥の半導体島を形成しようとすると、幅の広い半導体
島の形成は困難であった。

（発明が解決しようとする課題） このように、従来の誘電体分離の方法では、幅の広い半
導体島を制御性良く形成するのは極めて困難であり、ま
た幅の広い半導体島を形成しようとすると長時間にわた
る高温酸化が必要となるため、欠陥を生じることなく幅
の広い半導体島を形成するのは極めて困難であった。

本発明は、前記実情に鑑みてなされたもので、結晶欠陥
のない、ＳＯ！構造の半導体島を制御性良く形成するこ
とのできる半導体の製造方法を提供することを目的とす
る。

〔発明の構成〕

（課題を解決するための手段） そこで本発明の素子分離方法では、単結晶シリコン基板
表面に、（１１０）面内に垂直壁面を有する第１のトレ
ンチを形成し、この第１のトレンチの側壁を絶縁膜で被
覆したのち、所望の深さの第２のトレンチを形成し、異
方性エツチングを行い、この第２のトレンチの側壁を広
げ（１１１１面で囲まれた分離溝を形成するようにして
いる。

そして望ましくは、該分離溝の内壁を酸化した後、この
分離溝内に多結晶シリコン膜を充填するようにしている
。

（作用） 本発明は、形成に際しては、表面が（１０１面となるよ
うに構成されたシリコン基板表面に側面がｆｌ　１０）
面を持つように所望の深さの複数の溝を形成し、該溝の
側面をアルカリエツチング液を用いた異方性エツチング
により２つの溝で挾まれた領域の側面の（１１１１面を
露出せしめるようにしているため、（１１１１面が露出
したところでエツチング速度が大幅に低下し、エツチン
グ制御が極めて容易である。

そしてこの溝の表面酸化を行った後、該溝内に多結晶シ
リコン膜を充填することにより、容易に高精度の素子分
離領域を形成することができる。

（実施例） 次に、本発明の実施例について図面を参照しつつ詳細に
説明する。

本発明実施例の半導体装置は、第１図に示すように、表
面が（１００）面である単結晶シリコン基板２０の表面
に、（１１０）面内に形成される垂直壁面でと、（１１
１）面内に形成される斜壁面に囲まれたトレンチ１７を
形成し、このトレンチ１７内に酸化シリコン膜９を介し
て多結晶シリコン膜１０を充填してこれを素子分離領域
とし、この素子分離領域によって分離された囲まれた断
面長方形状の長方形領域８ａと断面三角形状の三角形領
域８ｂとからなる半導体島領域８を形成している。

次に、本発明実施例の半導体装置の製造方法について説
明する。ここで、第２図（ａ）乃至第２図（ｆ）は、本
発明実施例のＳｏｌ基板の製造工程を示す図である。

まず、第２図（ａ）に示すように、表面が＋１００）面
をなすように形成された比抵抗０．０１ΩＣｌｌ１のシ
リコン基板２０の上面に酸化シリコン膜１１、窒化シリ
コン膜１２、酸化シリコン膜１３の３層膜を順次堆積し
これらをフォトリソ法により選択的に除去し、窓を形成
する。

次いで、第２図（ｂ）に示すように、この３層膜をマス
クとして塩素ガスを用いた反応性イオンエツチングによ
りシリコン基板２０の表面を所定の深さ（約１〜２μｍ
）までエツチングし、側面が（１１０）面を持つ第１の
トレンチ１４を形成する。

この後、第２図（Ｃ）に示すように、酸化シリコン膜、
窒化シリコン膜、酸化シリコン膜の３層膜１５を順次堆
積したのち、反応性イオンエツチングにより、トレンチ
の側壁にのみこれら３層膜を残留せしめる。

そして、第２図（ｄ）に示すように、反応性イオンエツ
チングにより、これら３層膜をマスクとしてシリコン基
板２０のエツチングを行い、さらに深い（１０μｍ）第
２のトレンチ１６を形成する。

この後、第２図（ｅ）に示すように、これら３層膜をマ
ス−りとして水酸化カリウムＫＯＩ（を用いた異方性エ
ツチングにより、シリコン基板２０のエツチングを行い
、（１１１）面で囲まれた分離溝９を形成する。

このシリコン基板を反応性イオンエツチングを用いて側
面が（１１０１面を持つようにトレンチを形成しく第２
図（ｄ）　）　、この状態で異方性エツチングを行なう
方法について考える。

水酸化カリウムＫＯＨを用いた異方性エツチングにより
、シリコン基板のエツチングを行う場合、（１１０）面
と（１００）面と［１１１）面とのエツチング速度の比
は、約６００　：　３００　：　１であるため、トレン
チ側面は（１１１）面が露出するまで速やかにエツチン
グされる。そして４つの（１１１）面が露出したところ
でエツチングはほとんど停止する。

ここで、シリコン島の表面における幅をＷ、）レンチの
深さをり、（びれ部の幅をＳ、（１１０）面とｉｌ　１
１）面とのなす角をｅ　Ｃｅ−３５，２６）とするとき
、次のような式が成立する。

Ｗ−８＋２ＸＤｔａｎ　ｅ／２−”’・”・（式）従っ
て、シリコン島の表面における幅ｗ、トレンチの深さＤ
およびくびれ部分の幅を容易に設計することができる。

このようにして、シリコンの（１１１）面をストッパと
して、高精度の分離溝の形成を極めて容易に行うことが
可能となる。

この後、第２図（ｆ）に示すように、分離溝表面を酸化
し、酸化シリコン膜９を形成して、シリコン島のくびれ
部を酸化し、断面逆三角形状の島領域を形成する。

続いて、第２図（ｇ）に示すように、トレンチ側面およ
び上面のマスクを除去し、表面酸化を行う。

そして、第２図（ｈ）に示すように、ＣＶＤ法によりこ
の分離溝内に多結晶シリコン膜を充填し、素子分離が完
了する。

このようにして形成された素子領域内に所望の半導体装
置を形成する。

このようにして形成された半導体装置は、半導体島領域
の断面形状がシリコンの１つの（１００１面と２つの＋
１１１）面で囲まれた逆三角形をなすように形成されて
いるため、エツチング制御性が良好で、寸法精度の高い
ものを得ることができる。

すなわち、本発明の素子分離溝は、エツチング方位を選
択することによってのみ、制御性の良好なエツチングを
行うことができ、形状の高精度化をはかることが可能と
なる。

また、本発明の素子分離方法では、熱酸化時間が少なく
て済むため、従来の方法の場合のように、耐酸化性膜と
しての窒化シリコン膜がらのストレスにより島内に結晶
欠陥が発生したりする不都合がほとんど皆無となり、高
品質の半導体島を得ることが可能となり、この島内に形
成される素子の信頼性の向上を計ることが可能となる。

なお、この方法は、幅の大きい半導体島を形成する場合
のみならず、幅の小さい半導体島を形成する場合にも有
効であり、酸化時間の短縮により高品質化をはかること
ができることは言うまでもない。

次に、本発明の第２の実施例について説明する。

この半導体装置は、第３図及び第４図（第４図は第３図
のＡ−Ａ断面図）に示すように、表面がｆｌｏｏ１面で
ある単結晶シリコン基板２ｏの表面に、ストライブ状を
なすように島領域８を形成し、この島領域内に基板と逆
導電型の拡散層１９つを形成することにより、半導体装
置検出装置（Ｐ　Ｓ　Ｄ）を形成してなるもので、素子
分離溝内には、多結晶シリコンに代えて、クロストーク
防止用の光吸収体としてゴールドブラック３ｏが充填さ
れている。

すなわち、単結晶シリコン基板２０の表面に、（１１０
１面内に形成される垂直壁面と（１１１１面内に形成さ
れる斜壁面とで囲まれたトレンチ１７を形成し、このト
レンチ１７内に、酸化シリコン膜９を介して多結晶シリ
コン膜１０が充填してこれを素子分離領域とし、この素
子分離領域によって分離された半導体島領域８を形成し
ている。

形成に際しては、島賄域の形成前に、素子領域（ＰＳＤ
）を形成しても良いし、ＰＳＤ形成後、素子分離を行う
ようにしても良い。

この半導体装置においても、寸法精度が良好で信頼性の
高いものを容易に得ることが可能となる。

〔発明の効果〕

以上説明してきたように、本発明の方法によれば、Ｓｏ
！構造の半導体島を形成するに際し、単結晶シリコン基
板の表面に、＋１１０１面内に形成される垂直壁面と＋
１１１１面内に形成される斜壁面とで囲まれた半導体島
を形成し、この周りを酸化膜で被覆する等の方法により
、素子分離を行っているため、寸法の制御性が良好で信
頼性の高い半導体装置を提供することが可能となる。

【図面の簡単な説明】

第１図は本発明実施例の５ＯＩｔｌ’ｌ造のシリコン島
を有する半導体装置を示す図、第２図（ａ）乃至第２図
（ｈ）は同半導体装置の製造工程図、第３図および第４
図は本発明の第２の実施例の半導体装置を示す図、第５
図は従来例の半導体装置の製造工程図である。 １．２０・・・シリコン基板、２ａ、１１・・・酸化シ
リコン膜、２ｂ、１２・・・窒化シリコン膜、２Ｃ・・
・ＨＴＯ酸化膜、１３・・・酸化シリコン膜、２・・・
第１のマスクパターン、Ｖｌ・・・溝、３ａ・・・酸化
シリコン膜、３ｂ・・・窒化シリコン膜、３，１５・・
・第２のマスクパターン、４・・・孔領域、１４・・・
第１のトレンチ、５・・・熱酸化膜、１５・・・側壁絶
縁膜、６，８・・・半導体島、１６・・・第２のトレン
チ、７・・・酸化シリコン膜、１７・・・分離溝、１９
・・・不純物拡散層、３０・・・ゴールドブラック。

Claims (1)

1. 【特許請求の範囲】 半導体基板表面に溝を掘り、該溝の壁面を誘電体化し、
   誘電体分離のなされた半導体島を形成する半導体装置の
   製造方法において、前記溝の形成工程が、単結晶シリコ
   ン基板表面に、｛１１０｝面内に垂直壁面を有するトレ
   ンチを形成する第１のトレンチ形成工程と、前記第１の
   トレンチの側壁を絶縁膜で被覆し、エッチングを行い所
   望の深さの第２のトレンチを形成する第２のトレンチ形
   成工程と、異方性エッチングにより前記第２のトレンチ
   を広げ、｛１１１｝面で囲まれた分離溝を形成する第３
   の分離溝形成工程と、 を含むようにしたことを特徴とする半導体の製造方法。