JPS5815247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5815247A JPS5815247A JP11471781A JP11471781A JPS5815247A JP S5815247 A JPS5815247 A JP S5815247A JP 11471781 A JP11471781 A JP 11471781A JP 11471781 A JP11471781 A JP 11471781A JP S5815247 A JPS5815247 A JP S5815247A
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- semiconductor substrate
- insulating film
- glass layer
- phosphosilicate glass
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に酸化膜アイ
ソレーションの形成方法に関する。
ソレーションの形成方法に関する。
半導体集積回路装置を構成する多数の素子相互間を絶縁
分離するのに用いられる酸化膜アイソレーションは通常
下記の工程により形成される。
分離するのに用いられる酸化膜アイソレーションは通常
下記の工程により形成される。
即ち第１図に示すように面方位（１００）のシリコン基
板１表面に二酸化シリコン（Ｓｉｎｇ）膜２及び窒化シ
リコン（ＳｉａＮ４）膜８を形成し、これに所定の開口
を設けた後、上記Ｓｉｎ、膜２及びＳｉ３Ｎ４＠ａをマ
スクとして水酸化カリウム（ＫＯＨ）溶液等を用いて異
方性エツチングを施こし、シリコン基板１の前記開口部
に逆台形状の凹部４を形成する。
板１表面に二酸化シリコン（Ｓｉｎｇ）膜２及び窒化シ
リコン（ＳｉａＮ４）膜８を形成し、これに所定の開口
を設けた後、上記Ｓｉｎ、膜２及びＳｉ３Ｎ４＠ａをマ
スクとして水酸化カリウム（ＫＯＨ）溶液等を用いて異
方性エツチングを施こし、シリコン基板１の前記開口部
に逆台形状の凹部４を形成する。
次いでこれを加熱酸化することにより、前記四部４にて
露出せるシリコン基板１表面が酸化され、第２図に示す
ごとく酸化膜アイソレーション５が形成される。
露出せるシリコン基板１表面が酸化され、第２図に示す
ごとく酸化膜アイソレーション５が形成される。
上述のような従来の製造方法によって形成した酸化膜ア
イソレーション６は開口端部に高い盛り土シロと中央部
に凹み７を生じる。そして両者の境に深い切れ込み８が
生じる。そのため上記酸化膜アイソレーション上に形成
した配線体（図示せず）に亀裂や断線を生じる。丈に酸
化膜アイソレーション５の先端９はＳｉ３Ｎ４膜８の下
に鳥のくちばし状に広がり、いわゆるバーズビークを生
じる。
イソレーション６は開口端部に高い盛り土シロと中央部
に凹み７を生じる。そして両者の境に深い切れ込み８が
生じる。そのため上記酸化膜アイソレーション上に形成
した配線体（図示せず）に亀裂や断線を生じる。丈に酸
化膜アイソレーション５の先端９はＳｉ３Ｎ４膜８の下
に鳥のくちばし状に広がり、いわゆるバーズビークを生
じる。
そのためこの広がり分を見込んで素子配置を行わねばな
らないので、素子の高密度配置を阻害するのみならず、
半導体装置の電気的特性に対しバーズビークに起因する
種々の悪影響が発生する。
らないので、素子の高密度配置を阻害するのみならず、
半導体装置の電気的特性に対しバーズビークに起因する
種々の悪影響が発生する。
前記凹部４を等方性エツチングにより形成したときには
、四部４の表面はなだらかな湾曲面となり、この場合は
酸化膜アイソレーション５の形状は比較的なだらかな表
面が得られる。しかし吟方性エツチングではエツチング
の横方向への広がり（アンダーカット）が大きく、その
ためアイソレーションの巾は前述の異方性エツチングを
用いた場合よりも廻に広がってしまう。
、四部４の表面はなだらかな湾曲面となり、この場合は
酸化膜アイソレーション５の形状は比較的なだらかな表
面が得られる。しかし吟方性エツチングではエツチング
の横方向への広がり（アンダーカット）が大きく、その
ためアイソレーションの巾は前述の異方性エツチングを
用いた場合よりも廻に広がってしまう。
本発明は上記問題点を解消して、表面をほぼ平坦に形成
可能でしかも巾が拡大することのない酸化膜アイソレー
ションの形成方法を提供することにある。
可能でしかも巾が拡大することのない酸化膜アイソレー
ションの形成方法を提供することにある。
本発明の特徴は、異方性エツチングにより半導体基板表
面に四部を設け、該凹部表面を含む半導体基板全面に絶
縁膜を形成し、前記凹部底面上の絶縁膜に該底面より巾
の狭い窓を開口し、次いで前記絶縁膜をマスクとして前
記凹部底面部の半導体基板表面をなだらかな湾曲面に形
成し、しかる後酸化処理を施こすことにある。
面に四部を設け、該凹部表面を含む半導体基板全面に絶
縁膜を形成し、前記凹部底面上の絶縁膜に該底面より巾
の狭い窓を開口し、次いで前記絶縁膜をマスクとして前
記凹部底面部の半導体基板表面をなだらかな湾曲面に形
成し、しかる後酸化処理を施こすことにある。
以下本発明の一実施例を図面によシ説明する。
第８図は本発明の一実施例を製造工程の順に示す要部断
面図である。同図（ａ）は前記第１図を再掲したもので
あって、こ−までは従来の製造方法に従って進めてよい
。即ち面方位（１００）のシリコン基板ｌ上に第１の８
１０２膜２及び第１の５ｉ３Ｎ４ＩｌｌＩ８をそれぞれ
約１０００ｒ人〕の厚さに形成し、とれを所定のパター
ンに従って開口し、次いで上記２層の絶縁膜をマスクと
してＫＯＩ（溶液を用いて異方性エツチングを行い深さ
凡そｌ〔μｍ〕、巾約４〔μｍ〕の逆台形状の溝４を形
成する。
面図である。同図（ａ）は前記第１図を再掲したもので
あって、こ−までは従来の製造方法に従って進めてよい
。即ち面方位（１００）のシリコン基板ｌ上に第１の８
１０２膜２及び第１の５ｉ３Ｎ４ＩｌｌＩ８をそれぞれ
約１０００ｒ人〕の厚さに形成し、とれを所定のパター
ンに従って開口し、次いで上記２層の絶縁膜をマスクと
してＫＯＩ（溶液を用いて異方性エツチングを行い深さ
凡そｌ〔μｍ〕、巾約４〔μｍ〕の逆台形状の溝４を形
成する。
次いで同図（ト）に示す如く上記溝４の表面を酸化して
凡そ５００ （Ａ）の厚さの第２の８１０２膜１２を形
成し、更に該第２のＳｉＯ，ｌ［１２上を含む基板１全
面に厚さ約５００（人〕の第２の５１３Ｎ４膜１３を形
成する。
凡そ５００ （Ａ）の厚さの第２の８１０２膜１２を形
成し、更に該第２のＳｉＯ，ｌ［１２上を含む基板１全
面に厚さ約５００（人〕の第２の５１３Ｎ４膜１３を形
成する。
次いで上記第２のＳｉ３Ｎ４膜１Ｂ上に燐硅酸ガラス（
ＰＳＧ）層１４を通常の化学気相成長（ＯＶＤ）法によ
り、基板１上面において厚さが凡そ０８〔μｍ〕になる
よう被着せしめる。このようにして形成したＰＳＧ層１
４には、前記中の狭い溝４部においては溝４の側壁が傾
斜面であっても、側壁面がｔｌぼ直立せる１コ、の字状
の溝が形成される。その底面部の厚さは本実施例の場合
約６〔μｍ〕である。
ＰＳＧ）層１４を通常の化学気相成長（ＯＶＤ）法によ
り、基板１上面において厚さが凡そ０８〔μｍ〕になる
よう被着せしめる。このようにして形成したＰＳＧ層１
４には、前記中の狭い溝４部においては溝４の側壁が傾
斜面であっても、側壁面がｔｌぼ直立せる１コ、の字状
の溝が形成される。その底面部の厚さは本実施例の場合
約６〔μｍ〕である。
次いで同図（ｄ）に示すように上記ＰＳＧ層１４に反応
性イオン・エツチングのようなドライ・エツチングを施
こして全域にわたって厚さを均一に減少させ、前記ＰＳ
Ｇ層１４の溝４底部に被着した平坦な部分を除去する。
性イオン・エツチングのようなドライ・エツチングを施
こして全域にわたって厚さを均一に減少させ、前記ＰＳ
Ｇ層１４の溝４底部に被着した平坦な部分を除去する。
このとき基板１上面のＰＳＧ層もほぼ完全に除かれ、溝
４の側壁部近傍にのみＰＳＧ層１４′が残留する。次い
でこの残留せるＰＳＧ層１４′をマスクとして溝４底部
の第２の５１３Ｎ４膜１８及び第２の５ｉｎｓ膜１２を
反応性イオン・エツチングにより選択的に除去して開口
１５！を設ける。この工程の間溝４以外の基板１表面は
ホトレジスト膜（図示せず）で被覆しておく。
４の側壁部近傍にのみＰＳＧ層１４′が残留する。次い
でこの残留せるＰＳＧ層１４′をマスクとして溝４底部
の第２の５１３Ｎ４膜１８及び第２の５ｉｎｓ膜１２を
反応性イオン・エツチングにより選択的に除去して開口
１５！を設ける。この工程の間溝４以外の基板１表面は
ホトレジスト膜（図示せず）で被覆しておく。
次いで上記開口１５部で露出する基板ｌの表面を弗酸（
ＨＦ）と硝酸の混合溶液により処理する等の等方向性エ
ツチングにより０．２層μｍ〕程除去する。
ＨＦ）と硝酸の混合溶液により処理する等の等方向性エ
ツチングにより０．２層μｍ〕程除去する。
すると等方性エツチングではエツチングが横方向へも進
行するので、当該部分の基板表面１６は同図（０）に示
した如くなだらかな湾曲面に形成される。
行するので、当該部分の基板表面１６は同図（０）に示
した如くなだらかな湾曲面に形成される。
このあと溝４内に残留するｌ） Ｓ ０層１４′を除去
する。
する。
次いで同図（力に示す如く上記基板１を加熱酸化して、
溝４の底部において露出せる基板表面１６を酸化し、約
２〔μｍ〕の厚さの酸化膜５を形成する。しかる後上記
第２の５ｉａＮ４膜１８及び第１の５１３Ｎ４膜８を除
去して、同図（→に示す表面の平坦な酸化膜アイソレー
ション６が完成する。
溝４の底部において露出せる基板表面１６を酸化し、約
２〔μｍ〕の厚さの酸化膜５を形成する。しかる後上記
第２の５ｉａＮ４膜１８及び第１の５１３Ｎ４膜８を除
去して、同図（→に示す表面の平坦な酸化膜アイソレー
ション６が完成する。
以上述べた如く本実施例においては、溝４の底部の絶縁
膜に微小開口を設け、この開口を通して等方性エツチン
グを行うことにより溝４底部直下の基板表面１６を予め
なだらかな湾曲面としておくことにより酸化膜アイソレ
ーション５の表面を平坦にすることが可能となり、しか
も等方性エツチングの横方向への広がりを異方性エツチ
ングにより形成した溝４の底部直下に限定することによ
す、アイソレーション１１の拡大を防止できる。
膜に微小開口を設け、この開口を通して等方性エツチン
グを行うことにより溝４底部直下の基板表面１６を予め
なだらかな湾曲面としておくことにより酸化膜アイソレ
ーション５の表面を平坦にすることが可能となり、しか
も等方性エツチングの横方向への広がりを異方性エツチ
ングにより形成した溝４の底部直下に限定することによ
す、アイソレーション１１の拡大を防止できる。
なお、前述した溝４底部直下の基板表面１６をなだらか
な湾曲面に形成する方法は上記−実施例に限定されるも
のではなく、例えば次のようにしてもよい。
な湾曲面に形成する方法は上記−実施例に限定されるも
のではなく、例えば次のようにしてもよい。
即ち前記第８図（（１）のあと、先ずｐｓｏＭｌ ４’
を除去し、次いで加熱酸化処理を施こして第４図に示す
ごとく溝壱の底部直下の基板表面に８１０２膜１７を形
成する。Ｓｉ、Ｏ，膜１７は図示の如く開口１７直下の
みならず横方向にも拡大して成長し、その底面はなだら
かな湾曲面となる。従ってこれを弗酸（ＨＦ’）系の薬
品により除去すれば、前記第８図（ｅ）が得られるので
、このあとの工程を前記一実施例と同様に准めることに
より、表面が平坦な且つ所定巾を有する酸化膜アイソレ
ーション５が形成される。
を除去し、次いで加熱酸化処理を施こして第４図に示す
ごとく溝壱の底部直下の基板表面に８１０２膜１７を形
成する。Ｓｉ、Ｏ，膜１７は図示の如く開口１７直下の
みならず横方向にも拡大して成長し、その底面はなだら
かな湾曲面となる。従ってこれを弗酸（ＨＦ’）系の薬
品により除去すれば、前記第８図（ｅ）が得られるので
、このあとの工程を前記一実施例と同様に准めることに
より、表面が平坦な且つ所定巾を有する酸化膜アイソレ
ーション５が形成される。
第５図は本発明の効果を示す曲線図で、上記一実施例と
従来の製造方法のそれぞれについて、得られた酸化膜ア
イソレーション５表面の切れ込み８の深さＣＱｏ、 Ｑ
） 、開口端部の盛り上り６の高さくＨＱ、Ｈ）及びア
イソレーション巾の拡大量（ＢＯ，Ｂ ）〔第２図参１
ｉｉ１（）を、異方性エツチングにより形成したｔＩ４
４の深さ〔横軸９μｍ〕に対して示しである。
従来の製造方法のそれぞれについて、得られた酸化膜ア
イソレーション５表面の切れ込み８の深さＣＱｏ、 Ｑ
） 、開口端部の盛り上り６の高さくＨＱ、Ｈ）及びア
イソレーション巾の拡大量（ＢＯ，Ｂ ）〔第２図参１
ｉｉ１（）を、異方性エツチングにより形成したｔＩ４
４の深さ〔横軸９μｍ〕に対して示しである。
同図により上記一実施例で得られた酸化膜アイソレーシ
ョン５はきわめて平坦な表面を有し、しかもアイソレー
ション巾の広がりが非常に小さいことが理解できよう。
ョン５はきわめて平坦な表面を有し、しかもアイソレー
ション巾の広がりが非常に小さいことが理解できよう。
以上説明した如く、本発明により微小巾且つ表面が平坦
な酸化膜アイソレーションを形成し得る半導体装置の製
造方法が提供され、半導体装置の信頼度及び電気的特性
に対する悪影響が除去されるのみならず、素子の高密度
化が可能となる。
な酸化膜アイソレーションを形成し得る半導体装置の製
造方法が提供され、半導体装置の信頼度及び電気的特性
に対する悪影響が除去されるのみならず、素子の高密度
化が可能となる。
第１図及び第２図は従来の酸化膜アイソレージ図におい
て、ｌは半導体基板、２．８は第１の絶縁膜、４は逆台
形状の凹部、５は酸化膜アイツレ−ＶＨン、１２．１８
は第２の絶縁膜、１４は燐硅酸ガラス層、１５は窓、１
６はなだらかな湾曲面に形成された半導体基板表面を示
す。 第１図 第２尺 ） 第３図 第５図 ｎ工・１手ンク゛′を望ｍ〕
て、ｌは半導体基板、２．８は第１の絶縁膜、４は逆台
形状の凹部、５は酸化膜アイツレ−ＶＨン、１２．１８
は第２の絶縁膜、１４は燐硅酸ガラス層、１５は窓、１
６はなだらかな湾曲面に形成された半導体基板表面を示
す。 第１図 第２尺 ） 第３図 第５図 ｎ工・１手ンク゛′を望ｍ〕
Claims (1)
- 酸化膜アイソレーションを有する半導体装置の製造方法
において、面方位（１００）の半導体基板の表面に、所
定パターンの開口を有する第１の絶縁膜を形成する工程
と、該第１の絶縁膜をマスクとして異方性エツチング法
により前記半導体基板表面を選択的に除去し前記開口部
に逆台形状凹部を形成する工程と、該凹部表面を含む前
記半導体基板上全面に第２の絶縁膜を形成する工程と、
該第２の絶縁喚上に燐硅酸ガラス層を成長せしめる工程
と、前記燐硅酸ガラス層に前記凹部底面に被着せる燐硅
酸ガラス層の厚さを除去し得る程度のドライエツチング
を施こすことにより前記四部の側壁部に被着せる燐硅酸
ガラス層を残留せしめる工程と、該残留せる燐硅酸ガラ
ス層をマスクとして前記四部底面に露出せる第２の絶縁
膜を選択的に除去して前記四部底面の周縁部を除く残り
の部分の半導体基板表面を露出させる工程と、該露出せ
る半導体基板表面を前記凹部底面の周縁部に残留せる第
２の絶縁膜をマスクとして選択的に除去する工程と、前
記燐硅酸ガラス層を除去する工程と、前記第２の絶縁膜
をマスクとして半導体基板表面を選択的に酸化し前記凹
部を酸化膜アイソレーションに形成する工程とを含むこ
とを特徴とする半導体装置の製造方法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471781A JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471781A JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815247A true JPS5815247A (ja) | 1983-01-28 |
| JPS6139736B2 JPS6139736B2 (ja) | 1986-09-05 |
Family
ID=14644851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11471781A Granted JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157056A (ja) * | 1983-02-26 | 1984-09-06 | Chisso Corp | 光学活性アルコ−ルのエステル |
| EP0146427A2 (fr) * | 1983-11-04 | 1985-06-26 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux - E.F.C.I.S. | Procédé de fabrication de structures intégrées de silicium sur ilots isolés du substrat |
| US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
-
1981
- 1981-07-21 JP JP11471781A patent/JPS5815247A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157056A (ja) * | 1983-02-26 | 1984-09-06 | Chisso Corp | 光学活性アルコ−ルのエステル |
| JPH0419218B2 (ja) * | 1983-02-26 | 1992-03-30 | Chisso Corp | |
| EP0146427A2 (fr) * | 1983-11-04 | 1985-06-26 | Societe Pour L'etude Et La Fabrication De Circuits Integres Speciaux - E.F.C.I.S. | Procédé de fabrication de structures intégrées de silicium sur ilots isolés du substrat |
| US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139736B2 (ja) | 1986-09-05 |
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