JPS6359532B2 - - Google Patents
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- JPS6359532B2 JPS6359532B2 JP17667480A JP17667480A JPS6359532B2 JP S6359532 B2 JPS6359532 B2 JP S6359532B2 JP 17667480 A JP17667480 A JP 17667480A JP 17667480 A JP17667480 A JP 17667480A JP S6359532 B2 JPS6359532 B2 JP S6359532B2
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- semiconductor substrate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Description
【発明の詳細な説明】
本発明は半導体装置のエツチング方法に係り、
特に同一基板上に深さの異なる凹部領域を制御良
く形成する方法に関する。
特に同一基板上に深さの異なる凹部領域を制御良
く形成する方法に関する。
従来、半導体基板に凹部領域を設け、マグネシ
アスピネル等の絶縁物もしくは、Pn接合により、
絶縁分離された複数個の単結晶島領域内に、トラ
ンジスタ、ダイオード又は抵抗等の回路素子を組
み込む場合、各島領域内の半導体層の厚さは全て
同じ厚さとなつている。これは、基板に形成され
た凹部領域の深さが、全て等しい事に起因してい
る。つまり、凹部領域を形成する工程に於いて、
通常用いられる方法は、半導体基板表面全体に形
成された厚さのほぼ均一なエツチングマスクの凹
部領域を形成する所定の領域のみを剥離し、つい
で表面よりエツチングを施すものである。前記方
法に於いては、凹部領域の面積を設定することは
容易であるが、その深さを個々の領域ごとに設定
することは困難であつた。又、現在凹部領域を形
成し、その内部に素子を設けるにあたり種々の問
題点が挙げられている。例えば、マグネシアスピ
ネル（MgO・Al2O3）を前記凹部領域内面に形成
し、素子間分離を行なう方法では、マグネシアス
ピネルの分離機能の完壁性から、高耐圧の集積回
路を作成することが可能となる。しかし、前記手
段により高耐圧の素子を作成する場合、素子の形
成される島領域内で空乏層が大きく広がるため
に、島領域の厚みを十分にとる必要があつた。言
い換えるならば、高耐圧の素子を形成する凹部領
域は十分に深いものにする必要があつた。この結
果、同一集積回路に組み込まれる高耐圧素子の制
御回路等、他の特に高耐圧を要求されることのな
い回路素子の形成される凹部領域が、その深さを
高耐圧素子に合わせることから、必要以上に深い
ものとなつていた。これにより、前記高耐圧を要
求されない素子を形成する島領域の厚さが不必要
に厚くなり、集積度を低下させる、又は、低耐圧
小信号用回路素子の電気的特性を低下させるとい
う欠点が存在していた。即ち、島領域の厚さが不
必要に厚い場合、前記高耐圧を要求されない素子
である低耐圧小信号用のトランジスタにとつて
は、コレクタ直列抵抗が増大し、コレクタ損失或
はコレクタ飽和電圧の上昇、又高周波特性が悪く
なる等、電気的特性の低下が顕著である。
アスピネル等の絶縁物もしくは、Pn接合により、
絶縁分離された複数個の単結晶島領域内に、トラ
ンジスタ、ダイオード又は抵抗等の回路素子を組
み込む場合、各島領域内の半導体層の厚さは全て
同じ厚さとなつている。これは、基板に形成され
た凹部領域の深さが、全て等しい事に起因してい
る。つまり、凹部領域を形成する工程に於いて、
通常用いられる方法は、半導体基板表面全体に形
成された厚さのほぼ均一なエツチングマスクの凹
部領域を形成する所定の領域のみを剥離し、つい
で表面よりエツチングを施すものである。前記方
法に於いては、凹部領域の面積を設定することは
容易であるが、その深さを個々の領域ごとに設定
することは困難であつた。又、現在凹部領域を形
成し、その内部に素子を設けるにあたり種々の問
題点が挙げられている。例えば、マグネシアスピ
ネル（MgO・Al2O3）を前記凹部領域内面に形成
し、素子間分離を行なう方法では、マグネシアス
ピネルの分離機能の完壁性から、高耐圧の集積回
路を作成することが可能となる。しかし、前記手
段により高耐圧の素子を作成する場合、素子の形
成される島領域内で空乏層が大きく広がるため
に、島領域の厚みを十分にとる必要があつた。言
い換えるならば、高耐圧の素子を形成する凹部領
域は十分に深いものにする必要があつた。この結
果、同一集積回路に組み込まれる高耐圧素子の制
御回路等、他の特に高耐圧を要求されることのな
い回路素子の形成される凹部領域が、その深さを
高耐圧素子に合わせることから、必要以上に深い
ものとなつていた。これにより、前記高耐圧を要
求されない素子を形成する島領域の厚さが不必要
に厚くなり、集積度を低下させる、又は、低耐圧
小信号用回路素子の電気的特性を低下させるとい
う欠点が存在していた。即ち、島領域の厚さが不
必要に厚い場合、前記高耐圧を要求されない素子
である低耐圧小信号用のトランジスタにとつて
は、コレクタ直列抵抗が増大し、コレクタ損失或
はコレクタ飽和電圧の上昇、又高周波特性が悪く
なる等、電気的特性の低下が顕著である。
高性能な高耐圧集積回路を得るためには、前記
の理由から、高耐圧素子の形成される島領域は厚
く、又低耐圧小信号用素子の形成される島領域は
薄くすることが必要である。
の理由から、高耐圧素子の形成される島領域は厚
く、又低耐圧小信号用素子の形成される島領域は
薄くすることが必要である。
従来の技術による深さの異なる凹部領域形成の
方法を以下に説明する。
方法を以下に説明する。
従来深さの異なる凹部領域形成のために、例え
ば２種類の深さの異なる凹部領域を形成するため
に、エツチング処理を２度に分けて行なつてい
た。実際の素子形成時には、高耐圧（200〜
300V）用素子形成のためには、約30〜50〔μm〕
の深さの凹部領域が、又低耐圧小信号用の素子形
成のためには約５〜15〔μm〕の深さの凹部領域が
素子特性上望ましい。しかし、ここで両者の深さ
の差は約15〔μm〕以上となり、且つ浅い凹部領域
の深さが５〔μm〕以上あるため、一方の凹部領域
形成後、更にフオトプロセスによりエツチングマ
スクのパターニングを行なう場合、フオトレジス
トの段切れにより既に形成された凹部領域のマス
クも同時にエツチングされて、パターンがくずれ
てしまう。
ば２種類の深さの異なる凹部領域を形成するため
に、エツチング処理を２度に分けて行なつてい
た。実際の素子形成時には、高耐圧（200〜
300V）用素子形成のためには、約30〜50〔μm〕
の深さの凹部領域が、又低耐圧小信号用の素子形
成のためには約５〜15〔μm〕の深さの凹部領域が
素子特性上望ましい。しかし、ここで両者の深さ
の差は約15〔μm〕以上となり、且つ浅い凹部領域
の深さが５〔μm〕以上あるため、一方の凹部領域
形成後、更にフオトプロセスによりエツチングマ
スクのパターニングを行なう場合、フオトレジス
トの段切れにより既に形成された凹部領域のマス
クも同時にエツチングされて、パターンがくずれ
てしまう。
本発明の目的は上記問題点を解決するところに
あり、つまり、同一基板上に深さの異なる凹部領
域をパターンのくずれなしに、制御良く形成する
半導体基板のエツチング方法を提供するところに
ある。
あり、つまり、同一基板上に深さの異なる凹部領
域をパターンのくずれなしに、制御良く形成する
半導体基板のエツチング方法を提供するところに
ある。
本発明は、半導体基板表面に、基板表面の露出
した領域と、基板よりもエツチングされ難い物質
からなる被膜の厚さがそれぞれ異るようにして覆
われた複数の領域とを設け、次いで表面より前記
被膜と半導体基板とを同時にエツチングした後被
膜のみにエツチングを施し、薄い被膜により覆わ
れた領域の半導体基板表面を露出せしめ、次いで
再び半導体基板のエツチングを行なうことを特徴
としている。即ち、エツチング液の基板と、マス
クに対するエツチングレートの差を利用して、同
一基板上に深さの異なる凹部領域を形成するもの
である。
した領域と、基板よりもエツチングされ難い物質
からなる被膜の厚さがそれぞれ異るようにして覆
われた複数の領域とを設け、次いで表面より前記
被膜と半導体基板とを同時にエツチングした後被
膜のみにエツチングを施し、薄い被膜により覆わ
れた領域の半導体基板表面を露出せしめ、次いで
再び半導体基板のエツチングを行なうことを特徴
としている。即ち、エツチング液の基板と、マス
クに対するエツチングレートの差を利用して、同
一基板上に深さの異なる凹部領域を形成するもの
である。
又、本発明と同種のものに、同一出願人により
出願のなされている半導体基板表面に、基板より
もエツチングされ難い物質からなる被膜を、それ
ぞれの領域で被膜の厚さが異なるように複数の領
域で形成して、ついで表面より前記被膜と半導体
基板とを同時にエツチングして、それぞれ深さの
異なる複数の凹部領域を形成する発明が出願され
ている。これに対し、本発明は、エツチングマス
クであるところの被膜のみをエツチングする工程
を有しており、工程的には繁雑なものとなるもの
の、基板のみのエツチングレートにより深い凹部
領域と、浅い凹部領域での深さの差を設定するも
のであり、正確な制御が可能である。
出願のなされている半導体基板表面に、基板より
もエツチングされ難い物質からなる被膜を、それ
ぞれの領域で被膜の厚さが異なるように複数の領
域で形成して、ついで表面より前記被膜と半導体
基板とを同時にエツチングして、それぞれ深さの
異なる複数の凹部領域を形成する発明が出願され
ている。これに対し、本発明は、エツチングマス
クであるところの被膜のみをエツチングする工程
を有しており、工程的には繁雑なものとなるもの
の、基板のみのエツチングレートにより深い凹部
領域と、浅い凹部領域での深さの差を設定するも
のであり、正確な制御が可能である。
例えば同一基板上の浅い凹部領域を形成する領
域には、他の凹部領域を形成しない領域に比べて
薄いマスクを残し、一方深い凹部領域を形成する
領域のマスクは除去し基板表面を露出する。次い
で、基板とマスクを表面より同時にエツチングし
て、深い凹部領域のエツチングが浅い凹部領域と
の差だけ進んだ時点でエツチングを一且停止す
る。更に、マスクのみをエツチングするエツチン
グ液を使用して、浅い凹部領域を形成する領域の
基板表面が露出するまでエツチングを行う。その
後は、初めと同様のエツチング方法により、所定
の凹部領域が得られるまでエツチングを行う。こ
のように本発明では、半導体基板表面に形成する
被膜の厚さの差に、さほどの精度を要することな
く、深さの異なる凹部領域を制御性良く形成する
ことが可能となるのである。
域には、他の凹部領域を形成しない領域に比べて
薄いマスクを残し、一方深い凹部領域を形成する
領域のマスクは除去し基板表面を露出する。次い
で、基板とマスクを表面より同時にエツチングし
て、深い凹部領域のエツチングが浅い凹部領域と
の差だけ進んだ時点でエツチングを一且停止す
る。更に、マスクのみをエツチングするエツチン
グ液を使用して、浅い凹部領域を形成する領域の
基板表面が露出するまでエツチングを行う。その
後は、初めと同様のエツチング方法により、所定
の凹部領域が得られるまでエツチングを行う。こ
のように本発明では、半導体基板表面に形成する
被膜の厚さの差に、さほどの精度を要することな
く、深さの異なる凹部領域を制御性良く形成する
ことが可能となるのである。
以下図面を参照して、本発明の実施例を示す。
第１図参照
本発明による一実施例として、シリコン基板に
深さ40〔μm〕と15〔μm〕の凹部領域を形成する方
法によいて説明する。
深さ40〔μm〕と15〔μm〕の凹部領域を形成する方
法によいて説明する。
(1) （１，０，０）面を表面に有するシリコン基
板１に、例えばウエツト酸化により二酸化シリ
コン被膜（SiO2）２を約600〔nm〕形成する。
板１に、例えばウエツト酸化により二酸化シリ
コン被膜（SiO2）２を約600〔nm〕形成する。
(2) 通常のフオトプロセスにより浅い凹部領域を
形成する領域の二酸化シリコン被膜のみを露出
させる。ついでNH4F−HFの緩衝エツチング
液（SiO2に対するエツチングレートは
100nm／min）で前記露出した領域の二酸化シ
リコン被膜のみを除去し、シリコン基板の露出
した領域３を形成する。
形成する領域の二酸化シリコン被膜のみを露出
させる。ついでNH4F−HFの緩衝エツチング
液（SiO2に対するエツチングレートは
100nm／min）で前記露出した領域の二酸化シ
リコン被膜のみを除去し、シリコン基板の露出
した領域３を形成する。
(3) 前記レジストを除去した後に再びウエツト酸
化を施し、前記シリコン基板の露出した領域３
に約250〔nm〕の厚さの二酸化シリコン被膜４
を形成する。ここでは基板上全面にウエツト酸
化を施すので既に形成されていた厚さ約600
〔μm〕の二酸化シリコン被膜でも酸化が進行
し、その厚さは700〔μm〕となる。
化を施し、前記シリコン基板の露出した領域３
に約250〔nm〕の厚さの二酸化シリコン被膜４
を形成する。ここでは基板上全面にウエツト酸
化を施すので既に形成されていた厚さ約600
〔μm〕の二酸化シリコン被膜でも酸化が進行
し、その厚さは700〔μm〕となる。
(4) フオトプロセスとエツチングにより、深い凹
部領域を形成する領域の二酸化シリコン被膜２
を除去し、シリコン基板の露出した領域５を形
成する。
部領域を形成する領域の二酸化シリコン被膜２
を除去し、シリコン基板の露出した領域５を形
成する。
(5) レジストを除去した後、例えば水酸化カリウ
ム（KOH）の様なエツチングレートに異方性
を有し、且つマスク材として使用している二酸
化シリコンをも同時にエツチング可能な薬品で
表面からエツチングを開始する。50〔wt％〕の
水溶液を液温約72〜74〔℃〕で使用した場合シ
リコンのエツチングレートは0.3〜0.5〔μm／
min〕で、同様に二酸化シリコンのエツチング
レートは2.4〜4.0〔nm／min〕で、シリコンに
比べ約1/125である。シリコン基板の露出した
領域５でのエツチングが約25〔μm〕進んだ時点
で二酸化シリコン被膜２及び４では約200〔nm〕
進行している。従つて、二酸化シリコン被膜４
は、約50〔nm〕、その他領域での二酸化シリコ
ン被膜２の膜厚は約500〔nm〕となつている。
ム（KOH）の様なエツチングレートに異方性
を有し、且つマスク材として使用している二酸
化シリコンをも同時にエツチング可能な薬品で
表面からエツチングを開始する。50〔wt％〕の
水溶液を液温約72〜74〔℃〕で使用した場合シ
リコンのエツチングレートは0.3〜0.5〔μm／
min〕で、同様に二酸化シリコンのエツチング
レートは2.4〜4.0〔nm／min〕で、シリコンに
比べ約1/125である。シリコン基板の露出した
領域５でのエツチングが約25〔μm〕進んだ時点
で二酸化シリコン被膜２及び４では約200〔nm〕
進行している。従つて、二酸化シリコン被膜４
は、約50〔nm〕、その他領域での二酸化シリコ
ン被膜２の膜厚は約500〔nm〕となつている。
(6) 前記KOHによるエツチングを停止し、
NH4F−HF緩衝エツチング液を使用して浅い
凹部領域を形成する領域の二酸化シリコン被膜
４が除去され、シリコン基板の表面が露出する
までエツチングを行なう。ここでNH4F−HF
緩衝エツチング液は、シリコンを腐食しないた
め、前記(5)の工程で形成された深さ約25〔μm〕
の凹部領域の形状が変化することはない。
NH4F−HF緩衝エツチング液を使用して浅い
凹部領域を形成する領域の二酸化シリコン被膜
４が除去され、シリコン基板の表面が露出する
までエツチングを行なう。ここでNH4F−HF
緩衝エツチング液は、シリコンを腐食しないた
め、前記(5)の工程で形成された深さ約25〔μm〕
の凹部領域の形状が変化することはない。
(7) 再びKOHを使用して、シリコン基板及び二
酸化シリコン被膜のエツチングを開始する。前
記(6)の工程でシリコン基板の表面を露出せしめ
た領域７でのエツチングが約15〔μm〕進行し、
浅い凹部領域８を形成した時点で、深い凹部領
域６の深さは約40〔μm〕となつている。ここ
で、本実施例に於いてはエツチング液として
KOHを使用し、シリコン基板並びに二酸化シ
リコン被膜とを同時にエツチングしている。し
かし特に、該エツチング液の使用を限定するも
のではなく、この工程で使用されるエツチング
液としては、シリコン基板を腐食するものであ
れば全て適用可能である。
酸化シリコン被膜のエツチングを開始する。前
記(6)の工程でシリコン基板の表面を露出せしめ
た領域７でのエツチングが約15〔μm〕進行し、
浅い凹部領域８を形成した時点で、深い凹部領
域６の深さは約40〔μm〕となつている。ここ
で、本実施例に於いてはエツチング液として
KOHを使用し、シリコン基板並びに二酸化シ
リコン被膜とを同時にエツチングしている。し
かし特に、該エツチング液の使用を限定するも
のではなく、この工程で使用されるエツチング
液としては、シリコン基板を腐食するものであ
れば全て適用可能である。
(8) エツチング終了後基板表面のマスク材である
二酸化シリコン被膜２を除去して、同一基板上
に深さの異なる凹部領域を制御良く完成させる
ことができる。
二酸化シリコン被膜２を除去して、同一基板上
に深さの異なる凹部領域を制御良く完成させる
ことができる。
以上第１図で説明した、高耐圧集積回路の形成
可能なそれぞれの深さの異なる凹部領域の形成以
外でも本発明を有用に適応することが可能であ
る。
可能なそれぞれの深さの異なる凹部領域の形成以
外でも本発明を有用に適応することが可能であ
る。
例えば既に同一出願人に依り出願のなされてい
る発明に、凹部領域内部に段差を設けてコレクタ
コンタクト領域の面積を広くとるというものがあ
る。本発明は、このような凹部領域内部に段差を
設けるものに対しても適用可能である。
る発明に、凹部領域内部に段差を設けてコレクタ
コンタクト領域の面積を広くとるというものがあ
る。本発明は、このような凹部領域内部に段差を
設けるものに対しても適用可能である。
以下に図面を用いてこの説明をする。
第２図参照
本発明による実示施例として、凹部領域内部
に、コレクタコンタクト層を引き出す浅い段差を
形成する方法について説明する。
に、コレクタコンタクト層を引き出す浅い段差を
形成する方法について説明する。
(1) （１，０，０）面を表面に有するシリコン基
板１１に、例えばウエツト酸化により二酸化シ
リコン（SIO2）１２を約600〔nm〕形成する。
板１１に、例えばウエツト酸化により二酸化シ
リコン（SIO2）１２を約600〔nm〕形成する。
(2) 凹部領域を形成する域の二酸化シリコン１２
を通常のフオトプロセスとエツチングにより除
去し、シリコン基板の露出した領域１３を形成
する。
を通常のフオトプロセスとエツチングにより除
去し、シリコン基板の露出した領域１３を形成
する。
(3) 基板表面全体に例えばウエツト酸化により二
酸化シリコンの薄い膜１４を約310〔nm〕の厚
さで前記シリコン基板の露出した領域３上に形
成する。この際基板表面全体に酸化を行なつて
いるため、前記シリコン基板の露出した領域１
３以外でも酸化が進行するが、ここでは工程上
特に問題はない。
酸化シリコンの薄い膜１４を約310〔nm〕の厚
さで前記シリコン基板の露出した領域３上に形
成する。この際基板表面全体に酸化を行なつて
いるため、前記シリコン基板の露出した領域１
３以外でも酸化が進行するが、ここでは工程上
特に問題はない。
(4) 凹部領域内の深い部分を形成する領域の二酸
化シリコンのみを選択的に除去し、基板の露出
した領域１５を形成する。凹部領域内の段差を
設定する。浅い部分を形成する領域の二酸化シ
リコン１４についてはそのまま残存させる。
化シリコンのみを選択的に除去し、基板の露出
した領域１５を形成する。凹部領域内の段差を
設定する。浅い部分を形成する領域の二酸化シ
リコン１４についてはそのまま残存させる。
(5) 表面から例えば水酸化カリウム（KOH）の
様なエツチングレートに異方性を有し、且つマ
スク材として使用している二酸化シリコンをも
同時にエツチング可能なエツチング液でエツチ
ングを開始する。第１図での実施例で説明した
ものと同様に、シリコン基板の露出した領域５
でのエツチングが約30〔μm〕進んだ時点で、二
酸化シリコン被膜１２及び１４では約260〔nm〕
進行し、薄い二酸化シリコン被膜の領域１４の
マスクは、約50〔nm〕の厚さとなる。
様なエツチングレートに異方性を有し、且つマ
スク材として使用している二酸化シリコンをも
同時にエツチング可能なエツチング液でエツチ
ングを開始する。第１図での実施例で説明した
ものと同様に、シリコン基板の露出した領域５
でのエツチングが約30〔μm〕進んだ時点で、二
酸化シリコン被膜１２及び１４では約260〔nm〕
進行し、薄い二酸化シリコン被膜の領域１４の
マスクは、約50〔nm〕の厚さとなる。
(6) 前記KHOによるエツチングを停止した後、
NH4F−HF緩衝エツチング液を使用して浅い
部分を形成する領域の二酸化シリコン被膜１４
が完全に除去され、シリコン基板の表面が露出
するまでエツチングを行なう。
NH4F−HF緩衝エツチング液を使用して浅い
部分を形成する領域の二酸化シリコン被膜１４
が完全に除去され、シリコン基板の表面が露出
するまでエツチングを行なう。
次いで再びKOHを使用してシリコン基板及
び二酸化シリコン被膜のエツチングを開始す
る。凹部領域内の深い部分と浅い領域での深さ
の差は既に決定されているため所定の深さ、即
ち、深い部分で約40〔μm〕浅い部分で約10
〔μm〕の段差を有する凹部領域を得ることが出
来る。
び二酸化シリコン被膜のエツチングを開始す
る。凹部領域内の深い部分と浅い領域での深さ
の差は既に決定されているため所定の深さ、即
ち、深い部分で約40〔μm〕浅い部分で約10
〔μm〕の段差を有する凹部領域を得ることが出
来る。
(7) エツチング終了後、表面のマスク材である二
酸化シリコンを除去し、ついで例えばエピタキ
シヤル成長によりマグネシアスピネル層２０、
ｎ＋型コレクタコンタクト領域２１、ｎ型コレ
クタ領域２２、を順次形成し、研磨等の手段に
より表面を平担化し、次いでｐ型ベース領域２
３、ｎ＋型エミツタ領域２４を拡散により形成
し素子を完成させる。ここで説明した実施例で
は、コレクタコンタクト領域の面積を任意に選
べ、配線工程での精度を下げることが出来、フ
オトリソグラフイでのマスク合わせを容易にす
ることが可能である。
酸化シリコンを除去し、ついで例えばエピタキ
シヤル成長によりマグネシアスピネル層２０、
ｎ＋型コレクタコンタクト領域２１、ｎ型コレ
クタ領域２２、を順次形成し、研磨等の手段に
より表面を平担化し、次いでｐ型ベース領域２
３、ｎ＋型エミツタ領域２４を拡散により形成
し素子を完成させる。ここで説明した実施例で
は、コレクタコンタクト領域の面積を任意に選
べ、配線工程での精度を下げることが出来、フ
オトリソグラフイでのマスク合わせを容易にす
ることが可能である。
以上、本発明による２つの実施例で明らかとな
つたように本発明は、半導体基板と、基板上に形
成したマスクとのエツチングレートの差を利用し
て同一基板上に深さの異なる凹部領域又は、内部
に段差を有する凹部領域を形成するものである。
つたように本発明は、半導体基板と、基板上に形
成したマスクとのエツチングレートの差を利用し
て同一基板上に深さの異なる凹部領域又は、内部
に段差を有する凹部領域を形成するものである。
本発明によれば、半導体基板のエツチングレー
ト即ち、エツチング処理時間の制御のみで精度良
く深さの異なる凹部領域を形成することが可能で
あり、又形成された凹部領域も、底部の平担な形
状の優れたものを得る。
ト即ち、エツチング処理時間の制御のみで精度良
く深さの異なる凹部領域を形成することが可能で
あり、又形成された凹部領域も、底部の平担な形
状の優れたものを得る。
又、本発明では、浅い凹部領域を形成する領域
の二酸化シリコンをエツチングにより一回除去し
てから、新たに薄い二酸化シリコンの層を形成し
ているが、特にその必要はない。浅い凹部領域を
形成する領域の二酸化シリコンのエツチングを、
シリコン表面が露出するまで行なわず、十分に薄
くなつた時点（図１の実施例では50nm、図２の
実施例では310nm）で停止することも可能であ
る。更に、実施例では深さの異なる二つの凹部領
域、又は、１つの段差を有する凹部領域の形成に
ついて説明したが。本発明によれば、３段階以上
に深さの異なる凹部領域、又は、２つ以上の段差
を有する凹部領域の形成も可能である。
の二酸化シリコンをエツチングにより一回除去し
てから、新たに薄い二酸化シリコンの層を形成し
ているが、特にその必要はない。浅い凹部領域を
形成する領域の二酸化シリコンのエツチングを、
シリコン表面が露出するまで行なわず、十分に薄
くなつた時点（図１の実施例では50nm、図２の
実施例では310nm）で停止することも可能であ
る。更に、実施例では深さの異なる二つの凹部領
域、又は、１つの段差を有する凹部領域の形成に
ついて説明したが。本発明によれば、３段階以上
に深さの異なる凹部領域、又は、２つ以上の段差
を有する凹部領域の形成も可能である。
第１図１〜８は、本発明の一実施例である深さ
の異なる２つの凹部領域を形成する工程、第２図
１〜７は、本発明の他実施例である、段差を有す
る凹部領域を形成する工程、並びにコレクタ・コ
ンタクトを基体表面に引き出した素子である。 各図に於いて、１，１１は、シリコン基板を、
２，１２は厚い二酸化シリコン被膜（500〜
700μm）を、３，１３，５，１５，７はシリコン
基板の露出した領域を、４，１４は薄い二酸化シ
リコン被膜（250〜310μm）を、６，１６は深い
凹部領域を、８，１８は浅い凹部領域を、２０は
マグネシアスピネル層を、２１はｎ＋型コレク
タ・コンタクト領域を、２２はｎ型コレクタ領域
を、２３はｐ型ベース領域を、２４はｎ＋型エミ
ツタ領域をそれぞれ示すものである。
の異なる２つの凹部領域を形成する工程、第２図
１〜７は、本発明の他実施例である、段差を有す
る凹部領域を形成する工程、並びにコレクタ・コ
ンタクトを基体表面に引き出した素子である。 各図に於いて、１，１１は、シリコン基板を、
２，１２は厚い二酸化シリコン被膜（500〜
700μm）を、３，１３，５，１５，７はシリコン
基板の露出した領域を、４，１４は薄い二酸化シ
リコン被膜（250〜310μm）を、６，１６は深い
凹部領域を、８，１８は浅い凹部領域を、２０は
マグネシアスピネル層を、２１はｎ＋型コレク
タ・コンタクト領域を、２２はｎ型コレクタ領域
を、２３はｐ型ベース領域を、２４はｎ＋型エミ
ツタ領域をそれぞれ示すものである。
Claims (1)
- 【特許請求の範囲】 １ 半導体表面にそれぞれ深さの異なる複数の凹
部領域を形成するにあたり、該基板表面の露出し
た領域と、該基板よりもエツチングされ難い物質
からなる被膜の厚さがそれぞれ異なるようにして
覆われた複数の領域とを設け、次いで表面より前
記被膜と半導体基体とを同時にエツチングした
後、前記被膜のみにエツチングを施し、薄い被膜
により覆われた領域の前記半導体基板表面を露出
せしめ、次いで再び半導体基板のエツチングを行
なう工程を有することを特徴とする半導体基板の
エツチング方法。 ２ 前記半導体基板表面の露出した領域と、前記
薄い被膜によつて覆われた領域とが、前記半導体
基板表面上に連続的に形成されて、同一凹部領域
内に、それぞれ深さの異なる部分を形成すること
を特徴とする特許請求の範囲第１項記載の半導体
基板のエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17667480A JPS57100734A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17667480A JPS57100734A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100734A JPS57100734A (en) | 1982-06-23 |
| JPS6359532B2 true JPS6359532B2 (ja) | 1988-11-21 |
Family
ID=16017733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17667480A Granted JPS57100734A (en) | 1980-12-15 | 1980-12-15 | Etching method for semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100734A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3333560B2 (ja) * | 1992-10-23 | 2002-10-15 | リコーエレメックス株式会社 | シリコン基板のエッチング方法 |
| CN109445245B (zh) * | 2018-10-15 | 2022-10-18 | 上海华虹宏力半导体制造有限公司 | 一种掩模板、晶圆、晶粒以及等离子刻蚀裂片的方法 |
-
1980
- 1980-12-15 JP JP17667480A patent/JPS57100734A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100734A (en) | 1982-06-23 |
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