JPH03166749A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03166749A JPH03166749A JP30801089A JP30801089A JPH03166749A JP H03166749 A JPH03166749 A JP H03166749A JP 30801089 A JP30801089 A JP 30801089A JP 30801089 A JP30801089 A JP 30801089A JP H03166749 A JPH03166749 A JP H03166749A
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Links
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- 239000000463 material Substances 0.000 claims abstract description 26
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- 238000010586 diagram Methods 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、例えば半導体
基板上に形成された各素子を分離するための溝形分離構
造を有する半導体装置の製造方法に関する。
基板上に形成された各素子を分離するための溝形分離構
造を有する半導体装置の製造方法に関する。
第２Ａ図ないし第２Ｃ図はこの種の従来の半導体装置の
製造方法を示す断面工程図である。
製造方法を示す断面工程図である。
まず、第２Ａ図を参照して、Ｐ 型半導体基板１の表面
にＮ型不純物をイオン注入によって導入し、熱処理を施
すことにより高不純物濃度のＮ＋型埋込層２を形成する
。その後、このＮ 型埋め込み層２の上に低不純物濃度
のＮ 型エビタキシャル層３を形成する。
にＮ型不純物をイオン注入によって導入し、熱処理を施
すことにより高不純物濃度のＮ＋型埋込層２を形成する
。その後、このＮ 型埋め込み層２の上に低不純物濃度
のＮ 型エビタキシャル層３を形成する。
次に、第２Ｂ図を参照して、Ｎ 型エビタキシャル層３
の上に膜厚１μｍ程度の酸化膜４を形成する。この酸化
膜４はその上に堆積され、かつ、バターニングされたレ
ジスト５をマスクとして選択的にエッチング除去される
。
の上に膜厚１μｍ程度の酸化膜４を形成する。この酸化
膜４はその上に堆積され、かつ、バターニングされたレ
ジスト５をマスクとして選択的にエッチング除去される
。
そして、第２Ｃ図に示すように、選択的にエッチング除
去された酸化膜４をマスクとして、基板（Ｎ 型エビタ
キシャル層３，Ｎ＋型埋め込み層２， Ｐ 型半導
体基板１）に異方性エッチングを施し、Ｐ 型半導体基
板１に達する深さまで溝Ｇを形成する。
去された酸化膜４をマスクとして、基板（Ｎ 型エビタ
キシャル層３，Ｎ＋型埋め込み層２， Ｐ 型半導
体基板１）に異方性エッチングを施し、Ｐ 型半導体基
板１に達する深さまで溝Ｇを形成する。
従来の半導体装置の製造方法によれば異なる深さの溝を
形成するときは、各深さの溝に対してそれぞれ１回のレ
ジスト５のバターニング及びそれに続くエッチングの工
程が必要であり、工程数が増加するという問題点があっ
た。また、各深さの満ごとに形或されるレジスト５のパ
ターンの間にはレジスト５のパターニング技術の精度に
より位置ずれ（マスクずれ）が生じ、各深さの溝の間隔
が適切に設定できないという問題点があった。
形成するときは、各深さの溝に対してそれぞれ１回のレ
ジスト５のバターニング及びそれに続くエッチングの工
程が必要であり、工程数が増加するという問題点があっ
た。また、各深さの満ごとに形或されるレジスト５のパ
ターンの間にはレジスト５のパターニング技術の精度に
より位置ずれ（マスクずれ）が生じ、各深さの溝の間隔
が適切に設定できないという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、工程数が少なく、かつ、各深さの溝の間隔
を正確に設定することができる半導体装置の製造方法を
得ることを目的とする。
れたもので、工程数が少なく、かつ、各深さの溝の間隔
を正確に設定することができる半導体装置の製造方法を
得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板を
準備する工程と、前記半導体基板の一生面上全面にマス
ク材を形成する工程と、前記マスク材の第１の領域上に
膜を形或する工程と、前記第１の領域において前記膜及
び前記マスク材、第２の領域において前記マスク材を選
択的にエッチングする工程と、前記エッチングされたマ
スク材をマスクとして前記半導体基板をエッチングする
工程とを備えている。
準備する工程と、前記半導体基板の一生面上全面にマス
ク材を形成する工程と、前記マスク材の第１の領域上に
膜を形或する工程と、前記第１の領域において前記膜及
び前記マスク材、第２の領域において前記マスク材を選
択的にエッチングする工程と、前記エッチングされたマ
スク材をマスクとして前記半導体基板をエッチングする
工程とを備えている。
この発明においては、マスク材の第１の領域上において
膜を形成した後、第ｌの領域において膜及びマスク材、
第２の領域においてマスク材を選択的にエッチングする
ので、第１の領域のマスク材が完全にエッチングされた
時点では、第２の領域の半導体基板も若干エッチングさ
れる。
膜を形成した後、第ｌの領域において膜及びマスク材、
第２の領域においてマスク材を選択的にエッチングする
ので、第１の領域のマスク材が完全にエッチングされた
時点では、第２の領域の半導体基板も若干エッチングさ
れる。
第ＩＡ図ないし第ＩＤ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図である。
製造方法の一実施例を示す断面工程図である。
まず、第１Ａ図に示すように、従来と同様の方法により
Ｐ一型半導体基板１上にＮ＋型埋め込み層２を形成し、
その上にＮ一型エピタキシャル層３を形成する。
Ｐ一型半導体基板１上にＮ＋型埋め込み層２を形成し、
その上にＮ一型エピタキシャル層３を形成する。
次に、Ｎ 型エビタキシャル層３の表面全面にマスク材
としての酸化膜４を形成する。ｆｆｉｌＢ図に示すよう
に、酸化膜４上全面にレジスト５を形威し、レジスト５
をバターニングすることにより浅い溝を形成したい領域
Ａ（第１の領域）及び深い溝を形成したい領域Ｂ（第２
の領域）に窓を設け、頭域Ａに酸化膜４よりもエッチン
グレートの低い膜１０を形成する。
としての酸化膜４を形成する。ｆｆｉｌＢ図に示すよう
に、酸化膜４上全面にレジスト５を形威し、レジスト５
をバターニングすることにより浅い溝を形成したい領域
Ａ（第１の領域）及び深い溝を形成したい領域Ｂ（第２
の領域）に窓を設け、頭域Ａに酸化膜４よりもエッチン
グレートの低い膜１０を形成する。
次に、バターニングされたレジスト５をマスクとして、
酸化膜４をエッチングする。このとき、膜１０は前述の
ように酸化膜４よりエッチングレートの低い膜であるた
め、領域Ａの酸化膜４が完全にエッチングされた時点で
は領域ＢのＮ エビタキシャル層３は第ＩＣ図に示すよ
うに若干エッチングされている。
酸化膜４をエッチングする。このとき、膜１０は前述の
ように酸化膜４よりエッチングレートの低い膜であるた
め、領域Ａの酸化膜４が完全にエッチングされた時点で
は領域ＢのＮ エビタキシャル層３は第ＩＣ図に示すよ
うに若干エッチングされている。
次にレジスト５を除去し、酸化膜４をマスクとして基板
（Ｎ一型エビタキシャル層３，Ｎ＋型埋め込み層２及び
Ｐ一型半導体基板１）に異方性エッチングを施す。領域
ＢのＮ エピタキシャル層３は前述のように酸化膜４の
エッチング時に若干エッチングされているので、領域Ｂ
に形成された溝がＰ一型半導体基板１に達した時点にお
いては領域Ａに形成された溝はＰ 型半導体基板１に達
していない。つまり、一回の異方性エッチングにより異
なる深さの溝を形成することができる。
（Ｎ一型エビタキシャル層３，Ｎ＋型埋め込み層２及び
Ｐ一型半導体基板１）に異方性エッチングを施す。領域
ＢのＮ エピタキシャル層３は前述のように酸化膜４の
エッチング時に若干エッチングされているので、領域Ｂ
に形成された溝がＰ一型半導体基板１に達した時点にお
いては領域Ａに形成された溝はＰ 型半導体基板１に達
していない。つまり、一回の異方性エッチングにより異
なる深さの溝を形成することができる。
なお、上記実施例では、膜１０を酸化膜４よりエッチン
グレートの低い膜で形或したが、酸化膜４と同じ材質の
膜でもよい。
グレートの低い膜で形或したが、酸化膜４と同じ材質の
膜でもよい。
この実施例によれば、一回のレジスト５のバタニング及
びそれに続く一回の異方性エッチングにより深さの異な
る溝を形成できるので、処理工程の簡略化が図れる。ま
た、一回のレジスト５のバターニングで済むので、マス
クずれが生じることがなく、各深さの溝の間隔を正確に
設定することができる。さらに、従来においては異なる
深さの溝を形威し、該溝に絶縁処理を施し、絶縁分離満
とする場合、同じ深さの溝を形或するごとに絶縁処理を
施していたが、上記実施例では、深さの異なる溝を同時
に形成できるので、溝の形或後一度に絶縁処理ができ、
処理工程の簡略化が図れる。
びそれに続く一回の異方性エッチングにより深さの異な
る溝を形成できるので、処理工程の簡略化が図れる。ま
た、一回のレジスト５のバターニングで済むので、マス
クずれが生じることがなく、各深さの溝の間隔を正確に
設定することができる。さらに、従来においては異なる
深さの溝を形威し、該溝に絶縁処理を施し、絶縁分離満
とする場合、同じ深さの溝を形或するごとに絶縁処理を
施していたが、上記実施例では、深さの異なる溝を同時
に形成できるので、溝の形或後一度に絶縁処理ができ、
処理工程の簡略化が図れる。
以上のようにこの発明によれば、マスク材の第１の領域
上に膜を形威した後、第１の領域において膜及びマスク
材、第２の領域においてマスク材を選択的にエッチング
すると、第１の領域のマスク材が完全にエッチングされ
た時点では第２の領域の半導体基板が若干エッチングさ
れている。その結果、エッチングされたマスク材をマス
クとして半導体基板をエッチングすると、第１の領域に
形成される溝の方が第２の領域に形或される溝より深く
なり、一回のマスク材のパターニング及び一回の半導体
基板のエッチングにより深さの異なる溝を形或すること
ができ、処理工程を簡略化することができるという効果
がある。また、マスク材のパターニングが一回なので、
マスクずれが生じることがなく、各深さの溝の間隔を正
確に設定できるという効果がある。
上に膜を形威した後、第１の領域において膜及びマスク
材、第２の領域においてマスク材を選択的にエッチング
すると、第１の領域のマスク材が完全にエッチングされ
た時点では第２の領域の半導体基板が若干エッチングさ
れている。その結果、エッチングされたマスク材をマス
クとして半導体基板をエッチングすると、第１の領域に
形成される溝の方が第２の領域に形或される溝より深く
なり、一回のマスク材のパターニング及び一回の半導体
基板のエッチングにより深さの異なる溝を形或すること
ができ、処理工程を簡略化することができるという効果
がある。また、マスク材のパターニングが一回なので、
マスクずれが生じることがなく、各深さの溝の間隔を正
確に設定できるという効果がある。
第１Ａ図ないし第１Ｄ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図、第２Ａ図ないし
第２Ｃ図は従来の半導体装置の製造方法を説明するため
の断面工程図である。 図において、１はＰ一型半導体基板、２はＮ＋型埋め込
み層、３はＮ一型エピタキシャル層、４は酸化膜、１０
は膜、Ａは第１の領域、Ｂは第２の領域である。 なお、各図中同一符号は同一または相当部分を示す。
製造方法の一実施例を示す断面工程図、第２Ａ図ないし
第２Ｃ図は従来の半導体装置の製造方法を説明するため
の断面工程図である。 図において、１はＰ一型半導体基板、２はＮ＋型埋め込
み層、３はＮ一型エピタキシャル層、４は酸化膜、１０
は膜、Ａは第１の領域、Ｂは第２の領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体基板を準備する工程と、 前記半導体基板の一主面上全面にマスク材を形成する工
程と、 前記マスク材の第１の領域上に膜を形成する工程と、 前記第１の領域において前記膜及び前記マスク材、第２
の領域において前記マスク材を選択的にエッチングする
工程と、 前記エッチングされたマスク材をマスクとして前記半導
体基板をエッチングする工程とを備えた半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30801089A JPH03166749A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30801089A JPH03166749A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166749A true JPH03166749A (ja) | 1991-07-18 |
Family
ID=17975808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30801089A Pending JPH03166749A (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382551B1 (ko) * | 2000-12-28 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 딥 트렌치 형성 방법 |
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
-
1989
- 1989-11-27 JP JP30801089A patent/JPH03166749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382551B1 (ko) * | 2000-12-28 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 딥 트렌치 형성 방법 |
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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