JPH03240255A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に誘電体分
離された半導体島を形成することにより素子分離をおこ
なった半導体装置の製造方法に関する。

（従来の技術） 半導体装置の高集積化は進む一方であり、高集積化に伴
う重大な問題の１つに素子分離の問題がある。素子領域
を低減させることなく、完全な素子分離をおこなうべく
様々な工夫がなされている。

その１つに、Ｓ　ＯＩ　（ＳＩＬＩＣＯＮ　ＯＮ　ｌＮ
５ＵＬＡＴＯＲ）構造がある。これは、絶縁物上に半導
体素子領域を分離して形成することにより、寄生素子の
低減や高耐圧化をはかろうとするものである。

この製造方法としては、絶縁膜上に選択的に半導体層を
エピタキシャル成長する方法、半導体基板にエツチング
や酸化処理を行う方法などがある。

この後者の方法の１つに、半導体基板表面に溝を掘り、
該溝に囲まれた島の底部のみを誘電体化し、誘電体分離
のなされたＳ　ＯＩ　（ＳＩＬＩＣＯＮ　ＯＮ　ｌＮ５
ＵＬＡＴＯＲ）構造の半導体島を形成した半導体基板（
以下Ｓｏｌ基板と称す）がある。

このＳＯＩ基板では、各半導体島領域は、溝および各島
の底部の誘電体化された領域によって完全に絶縁分離さ
れているため、半導体島の側壁をも素子領域として最大
限に使用できる。このような利点を利用して、半導体基
板表面に縦横に走行せしめられた溝によって形成された
半導体島領域の１つ１つにＭＯＳキャパシタおよびＭＯ
ＳＦＥＴを配設したＤＲＡＭ等、いろいろな半導体装置
に使用されている。

ところで、このような従来のＳＯ１基板を用いた半導体
装置は第６図に示すように、シリコン基板１の表面に、
断面逆三角形状の素子領域５を囲むように、断面菱形の
素子分離溝が形成され、この溝の側壁に形成された酸化
シリコン膜７を介して内部に多結晶シリコン膜８が形成
されて素子分離領域を形成し、この素子領域５内に所望
の素子（図示せず）が形成せしめられてなるものである
。

なおここで２は表面を覆う酸化シリコン膜である。

また、このような半導体装置は例えば次に示す方法で製
造されている。

まず、第７図（ａ）に示すように、熱酸化法によりシリ
コン基板１表面に酸化シリコン鳩を順次堆積し、フォト
リソ法により、これをパターニングし、深溝形成時に用
いられる第１のマスクパターン２を形成し、このマスク
パターンをエツチングマスクとして反応性イオンエツチ
ングにより、溝３を形成する。

次いで、第７図（ｂ）に示すように、このマスクパター
ン２をマスクとして、飽水ヒドラジンなどの結晶方位に
対して選択性を有する液を用いて熱酸化法により、該深
溝３内に（１１１）結晶面で囲まれた断面“菱形“構造
をなす溝４を形成する。このとき形成される逆三角形領
域５底部の括れ部６の幅が数１０００Ａ〜１μ値程度と
なるようにマスクパターンおよび溝３の深さをあらかじ
め決めておくようにする。

続いて、熱酸化を行うと、第７図（Ｃ）に示すように、
該菱形の溝４を囲む領域は酸化され、酸化シリコン膜７
となり、括れ部６は両側面からの酸化によって酸化シリ
コン膜７に変化するため、基板１と逆三角形の素子領域
５とは酸化シリコン膜７により絶縁分離されることにな
る。そして、ＣＶＤ法により、多結晶シリコン膜を堆積
し、プラズマエツチングによりエッチバックし、この溝
内に多結晶シリコン膜８を埋め込むようにする。

そして、必要に応じてこの多結晶シリコン膜８の上部を
酸化し酸化シリコン膜９を形成し、フォトリソ法により
逆三角形領域５上に形成された酸化シリコン膜２を除去
し、第７図（ｄ）に示すように、素子分離が完了する。

このようにして形成された素子分離領域内に通常の半導
体製造プロセスに従って半導体装置を形成する。

しかしながら、この方法は、反応性イオンエツチングに
よって形成される満３の深さが半導体基板内、あるいは
基盤ごとに半導体基板１の溝幅の違いあるいはエツチン
グ装置そのものの特性により大きくばらつくために、つ
いで行われるアルカリエツチング処理において括れ部６
の幅を均一に形成することが出来ないという問題があっ
た。

従って、アルカリエツチングの高精度な加工特性を生か
すことが出来ず、結果として大きな歩留まりの低下をも
たらすことになっていた。

（発明が解決しようとする課Ｓ） このように、従来の誘電体分離の方法では、反応性イオ
ンエツチングによって形成される溝の深さをコントロー
ルするのが困難であり、このばらつきのために、次いで
行われるアルカリエツチング処理において括れ部の幅を
均一に形成することが出来ないという問題があった。

本発明は、前記実情に鑑みてなされたもので、５０１構
造の半導体島を制御性良く形成することができ、高集積
化が可能で信頼性の高い半導体装置を供することを目的
とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、表面に深溝を形成し、結晶方位に依
存して選択的にエツチングが行われるような条件で異方
性エツチングを行い、この深溝の側壁を広げて括れ部を
形成しこれを素子分離領域として利用する方式の半導体
装置の製造方法において、深溝形成後、この深溝の側壁
の所定の深さまで、異方性エツチングにおけるエツチン
グ条件においてこの半導体基板よりエツチング速度が小
さい物質で被覆しておく工程を含むようにしている。

また、本発明の第２では、半導体基板表面に深溝を形成
し、溝の内部を酸化したのち、該深溝の底部の酸化シリ
コン膜の一部を残し、他の部分の酸化シリコン膜に対し
、底部の酸化シリコン膜よりもエツチング速度が速くな
るように処理を行ない、この後エツチングを行ない酸化
シリコン膜を選択的に除去して溝の底部のみに該酸化シ
リコン膜を残留せしめ、この酸化シリコン膜をマスクと
し、結晶方位に依存して選択的にエツチングが行われる
ような条件で異方性エツチングを行い、この深溝の側壁
を広げて断面菱形溝を形成し、さらにこの菱形溝の側壁
を誘電体化し、これを素子分離領域とするようにしてい
る。

さらにまた、本発明の第３では、基板内部に酸化膜成長
速度が大きくなるような酸化性領域を形成しておき、深
溝形成に際しこの酸化性領域まで到達するようにし、深
溝内に酸化性領域を露呈せしめた状態で、溝の内部を酸
化し、溝の底部の酸化性領域上に形成された厚い酸化シ
リコン膜を残し、他の部分の基板表面を露呈せしめ、こ
の酸化シリコン膜をマスクとし、結晶方位に依存して選
択的にエツチングが行われるような条件で異方性エツチ
ングを行い、この深溝の側壁を広げて断面菱形溝を形成
したのち、該菱形溝の側壁を誘電体化し、これを素子分
離領域とするようにしている。

（作用） 上記半導体装置によれば、深溝形成後の異方性エツチン
グにおいて、この半導体基板よりエツチング速度が小さ
い物質で、深溝側壁が所定の深さまで覆われているため
、深溝側壁を広げて括れ部を形成するエツチング条件に
おいてこの物質がエツチングストッパとして作用し、こ
の物質から露呈する領域は均一な深さとなり、深溝の深
さのばらつきにもかかわらず、均一な括れ部を形成する
ことができ、安定して均一な寸法をもつ素子分離領域を
得ることができ、装置の微細化をはかることが可能とな
る。

また、本発明の第２の方法によれば、この半導体基板よ
りもエツチング速度が小さい物質として酸化シリコン膜
を用い、深溝内壁の酸化シリコン膜を形成した後、所定
の深さまでの領域の酸化シリコン膜に対してエツチング
速度を速くするための処理を行なったのちエツチングを
行ない、所定の深さ以下の領域の酸化シリコン膜のみを
選択的に残留せしめるようにしているため、極めて容易
に精度よく素子分離領域を形成することができる。

また、本発明の第３の方法によれば、この半導体基板よ
りもエツチング速度が小さい物質として酸化シリコン膜
を用いる点では第２の方法と同じであるがこの酸化シリ
コン膜を選択的に形成する方法が異なるもので、あらか
じめ基板表面から所定の深さに高濃度領域を形成してお
き、この高濃度領域に到達するように深溝を形成して、
深溝内壁を酸化し、深溝底部の高濃度領域に相当する深
さの領域に厚い酸化シリコン膜を成長せしめ、表面から
所定の深さまでの深溝内壁が露呈するように酸化シリコ
ン膜を軽くエツチングし、深溝底部の酸化シリコン膜を
選択的に残留せしめるようにしているため、同様に極め
て容易に精度よく素子分離領域を形成することができる
。

（実施例） 次に、本発明の実施例について図面を参照しつつ詳細に
説明する。

本発明実施例の半導体装置は、第１図に示すように、断
面菱形の素子分離溝１８の底部に表面を酸化シリコン膜
で覆われた矩形の溝部１３を有していることを特徴とす
るものである。

すなわち、表面が＋１００１面をなすように形威された
単結晶シリコン基板１１内に断面逆三角形状の素子領域
２０を囲むように、断面菱形の素子分離溝１８が形成さ
れ、この溝の側壁に形成された酸化シリコン膜２１を介
して内部に多結晶シリコン膜２２が形威されて素子分離
領域を形成し、この素子領域２０内に所望の素子（図示
せず）が形成せしめられてなるものである。なおここで
１２は表面を覆う酸化シリコン膜である。

次に、本発明実施例の半導体装置の製造方法について説
明する。ここで、第２図（ａ）乃至第２図（ｇ）は、第
１図に示した半導体装置の製造工程を示す図である。

まず、第２図（ａ）に示すように、表面が（１００）面
をなすように形成されたシリコン基板１１の表面に、酸
化シリコン膜１２を形威し、フォトエツチングにより例
えば幅２μ謹、間隔７μ瓢のラインアンドスペースパタ
ーンからなるマスクパターンを形成し、酸化シリコン膜
１２をバターニングした後、これをマスクとして例えば
塩素系ガスを用いた反応性イオンエツチングによりこの
シリコン基板１１の表面をエツチングし、側面が（１１
０１面を持つ深溝１３を形成する。このとき、深溝１３
の深さにはばらつきが生じているが、最も浅い溝が、必
要とする深さよりも深くなるようにしておけばよい。こ
こで、第３図に示すように形成すべき島領域の幅をＳと
するとき、必要とする深溝の深さを２Ｄとすると、 Ｓ＝２　（ｍ＋１） ｍ−Ｄｔａｎ　　ψ　　　　　　（ψ−３５，３”）が
成立する。ここでｍ≧Ｓ／２であるような深溝の深さ２
Ｄを選ぶようにする。

次に、第２図（ｂ）に示すように、熱酸化法等により、
該深溝１３の側壁および底部に酸化シリコン膜１５を形
成する。

続いて、第２図（Ｃ）に示すように、基板を回転しなが
ら斜め方向からイオン注入を行なう斜めイオン注入法に
より、深溝内の所定の位置にｐ＋Ａｓ十等のイオンを高
濃度にイオン注入し、高濃度の酸化シリコン膜１６を形
成する。この斜めイオン注入法（「斜めイオン注入法と
デバイスへの応用」大崎他、第３１回集積回路シンポジ
ウム１９８７年１２月、Ｐ９７）を用いることにより、
深溝内のイオン注入される領域は、第４図に示すように
表面からの距離をｄ２とすると、ｄ２−ｗ／　ｔ　ａ　
ｎθで表される。ここで、Ｗは深溝の開口幅、θは注入
されるイオンの飛程の傾斜角度である。このように、深
溝の開口幅とイオン注入角度を制御することによってイ
オン注入される領域を任意に決めることができる。例え
ば、この実施例では深溝の開孔幅が２μ響であるから、
注入角度θ−１１，３’に設定するようにすれば、基板
表面からの深さ１０μ■となるようにばらつきなくイオ
ン注入領域が形成される。

次に、第２図（ｄ）に示すように、弗酸水溶液（弗酸Ｈ
Ｆ：水Ｈ２０−１：　２５）等をエツチング液として用
い、高濃度にイオン注入のなされた酸化シリコン膜１６
を選択的に除去し、シリコン基板を露呈させる。この選
択的エツチング法は、酸化シリコン膜中のｐ２　ｏ５濃
度を１０ｍｏ１％以上とすると、リンドープの有無によ
り約５０倍のエツチング比を得ることができることを利
用したもので、イオン注入のなされた酸化シリコン膜１
６を選択的に除去し、イオン注入のなされていない領域
の酸化シリコン膜１７を残すことができる（Ｗ、Ａ、Ｐ
！ｏｓｋｉｎ　ａｎｄ　Ｒ，Ｐ、Ｅｓｃｈ：Ｐｒｏｃ　
ｏｆ’　ｔｈｅ　５ｙｌｐｏ　ｏｎ　　”Ｅｔｃｈｉｎ
ｇ　ｆ’ｏｒＰａｔｔｅｒｎ　Ｄｅｆｉｎｉｔｉｏｎ　
　ｅｄｓｂＹ　ＨＪ、■ｕｇｈｅｓ　ａｎｄ　Ｍ、Ｊ、
Ｒａｎｄ　ＣＥｌｅｃｔｒｏｎ　ｅｈｅｍ。

Ｓｏｃ、Ｎ、Ｊ、Ｕ、Ｓ、Ａ、８７：１９７Ｂ　　）　
　。

この後、第２図（ｅ）に示すように、酸化シリコン膜１
７をマスクとして、水酸化カリウムＫＯＨ。

ヒドラジン等のアルカリ系溶液を用いた異方性エツチン
グにより、シリコン基板１１のエツチングを行い、（１
１１１面で囲まれた断面菱形の分離溝１８を形成する。

このシリコン基板１１を反応性イオンエツチングを用い
て側面が（１１０１面を持つように深溝を形成し、この
状態で異方性エツチングを行なう方法について考える。

水酸化カリウムＫＯＨを用いた異方性エツチングにより
、シリコン基板のエツチングを行う場合、（１１０１面
と（１００１面と（１１１１面とのエツチング速度の比
は、約６００　：　３００　：　１４’あるため、深溝
側面は（１１１１面が露出するまで速やかにエツチング
される。そして４つの（１１１）面が露出ｊ−たところ
でエツチングはほとんど停止する。

このようにして、シリコンの（１１１）面をストッパと
して、高精度の分離溝の形成を極めて容易に行うことが
可能となる。

このように、深溝内に形成された酸化シリコン膜をマス
クとして異方性エツチングを行なうことにより、深溝の
深さにばらつきがあっても、これに依存することなく、
断面菱形の分離溝１８は、制御性よく形成され、隣接す
る２つの分離溝１８に囲まれる逆三角形領域である島領
域２０の底部の括れ部１９の幅は、均一に形成される。

この後、第２図（ｆ）に示すように、分離溝１８表面を
酸化し、酸化シリコン膜２１を形成して、シリコン島２
０の括れ部１９を酸化し、断面逆三角形状の島領域２０
を形成する。

続いて、第２図＜ｇ）に示すように、ＬＰＣＶＤ法によ
り多結晶シリコン膜２２を堆積しプラズマエツチング等
によりエッチバックし、この分離溝内に多結晶シリコン
膜２２を充填し、素子分離が完了する。

このようにして形成された素子領域内に通常のＬＳＩプ
ロセスを用いて所望の半導体装置を形成する。

このようにして形成された半導体装置は、まず形成され
る断面垂直の深溝の形成工程において深さにばらつきが
あっても、所定の深さまで酸化シリコン膜で被覆した状
態で異方性エツチングを行なうようにしているため、深
溝の深さに依存することなく、実質的なエツチング面は
酸化シリコン膜から露呈する深さで決まることになり、
断面菱形の分離溝１８は、制御性よく形成され、隣接す
る２つの分離溝１８に囲まれる逆三角形領域である島領
域２０の底部の括れ部１９の幅は、均一に形成される。

すなわち、本発明の素子分離溝は、深溝形成に際して、
反応性イオンエツチングのエツチング速度にばらつきが
あっても、深溝の一部を絶縁膜で覆うことにより、実質
的なエツチング面となる深溝の深さを選択することがで
き、制御性の良好なエツチングを行うことができ、形状
の高精度化をはかることが可能となる。

次に本発明の第２の実施例について説明する。

この例では、実質的なエツチング面となる深溝の深さを
そろえるためのマスクとなる酸化シリコン膜のパターニ
ング工程をあらかじめ基板内の素子分離溝形成領域に高
濃度の埋め込み領域を形成しておき、深溝形成後酸化を
行なうことにより、高濃度領域と不純物を含有しない領
域とでの酸化速度の差を利用し、埋め込み領域での酸化
膜の膜厚を厚く形成し、後に軽くエツチングを行ない、
不純物を含有しない領域の薄い酸化膜をエツチング除去
するようにしている。

すなわち、第５図（ａ）に示すように、表面が（１００
＋面をなすように形成されたｐ型あるいはｐ型の高濃度
シリコン基板３０の表面に比較的低濃度のエピタキシャ
ル層３１を形成し、これらの界面付近に不純物濃度が１
０２°ｅ１ｍ−’以上となるような高濃度’（７）　ｎ
型埋め込み層３２を形成した基板を用い、表面に酸化シ
リコン膜１２を形成し、フォトエツチングによりこの酸
化シリコン膜１２をバターニングした後、これをマスク
として例えば塩素系ガスを用いた反応性イオンエツチン
グにほりエピタキシャル層３１の表面をエツチングし、
側面が（１１０）面を持つ深溝１３を形成する。

この溝の深さについては、少なくとも溝の底面がｎ型埋
め込み層３２に接するかもしくは側面の一部が高濃度領
域に入っていれば良い。

続いて第５図（ｂ）に示すように、ＣＶＤ法により、深
溝の内部に酸化シリコン膜３３．３４を形成する。この
とき、不純物濃度がｌ　Ｑ　２０　ｃ　ｍ　−３以上で
ある高濃度のｎ型埋め込み層３２上では、不純物濃度が
低い領域に比べて酸化シリコン膜の成長速度が速くなり
、エピタキシャル層３１上の酸化シリコン膜３４に比べ
て厚い酸化シリコン膜３３が形成されている（ＰＩｕｗ
＋ｍｅｒ、Ｊ、Ｄ、、Ｃｕｒｒｅｎｔ　Ｃｏｎｆｅｒｅ
ｎｃｅ　ｏｎ　Ｉｎｔｅｇｒａｔｅｄ　Ｅｌｅｃｔｒｏ
ｎｉｃｓ　Ｔｅｃｈｎｏｌｏｇｙ、Ａｍｅｒｉｃａｎ　
Ｐｈｙｓｆｃｓ　５ｏｃｆｅｔｙ　Ｍｅｅｔｉｎｇ、Ｓ
ａｎ　Ｄｆｅｇｏ　Ｈａｒｃｈ　１９７７等）。

そして第５図（ｅ）に示すように、深溝内で低濃度のエ
ピタキシャル層３１上に形成された薄い酸化シリコン膜
を選択的にエツチング除去する。

例えば、エツチング液としてＢＨＦ等を用いたエツチン
グを行ない、高濃度のｎ型埋め込み層３２上の酸化シリ
コン膜３３のみを残留せしめるようにし、エピタキシャ
ル層３１表面を露呈せしめる。この高濃度のｎ型埋め込
み層３２上に残留する酸化シリコン膜の厚さは数１００
Ａ程度あればよい。次の菱形の素子分離溝形成のための
ＫＯＨくヒドラジン等を用いたアルカリエツチングでは
シリコンのエツチング速度／酸化シリコンのエツチング
速度を１００以上にとることは容易であるため、極めて
薄い酸化シリコン膜であっても、エツチングマスクとし
て十分に作用する。

この後前記実施例と同様、第５図（ｄ）に示すように、
酸化シリコン膜３２をマスクとして、水酸化カリウムＫ
ＯＨ、ヒドラジン等のアルカリ系溶液を用いた異方性エ
ツチングにより、エピタキシャル層３１のエツチングを
行い、＋１１１）面で囲まれた断面菱形の分離溝３６を
形成する。

このようにして、シリコンのｆｌ　１１１面をストッパ
として、高精度の分離溝の形成を極めて容易に行うこと
が可能となる。

このように、深溝内に形成された酸化シリコン膜をマス
クとして異方性エツチングを行なうことにより、深溝の
深さにばらつきがあっても、これに依存することなく、
断面菱形の分離溝３６は、制御性よく形成され、隣接す
る２つの分離溝３６に囲まれる逆三角形領域である島領
域２０の底部の括れ部１つの幅は、均一に形成される。

そして前記実施例１と同様にして、第５図（ｅ）に示す
ように、分離溝３６表面を酸化し、酸化シリコン膜を形
成して、シリコン島２０の括れ部１９を酸化し、断面逆
三角形状の島領域２０を形成し、さらに、この分離溝内
に多結晶シリコン膜２２を充填し、素子分離が完了する
。

このようにして形成された半導体装置は、前記実施例と
同様に、形成される断面垂直の深溝の形成工程において
深さにばらつきがあっても、所定の深さまで酸化シリコ
ン膜で被覆した状態で異方性エツチングを行なうように
しているため、深溝の深さに依存することなく、実質的
なエツチング面は酸化シリコン膜から露呈する深さで決
まることになり、基板表面断面菱形の分離溝は、制御性
よく形成され、隣接する２つの分離溝に囲まれる逆三角
形領域である島領域２０の底部の括れ部１９の幅は、均
一に形成される。

なお、前記実施例では高濃度の埋め込み層３２を高濃度
シリコン基板と低濃度エピタキシャル層との界面に形成
したが、不純物濃度が１０２００１′３以上である高濃
度のシリコン基板を用いるようにすれば埋め込み層を形
成する必要はない。

また、これらの素子分離方法では、熱酸化時間が少なく
て済むため、ストレスにより島内に結晶欠陥が発生した
りする不都合がほとんど皆無となり、高品質の半導体島
を得ることが可能となり、この島内に形成される素子の
信頼性の向上をはかることが可能となる。

なお、この方法は、幅の大きい半導体島を形成する場合
のみならず、幅の小さい半導体島を形成する場合にも有
効であり、酸化時間の短縮により高品質化をはかること
ができることは言うまでもない。

また、前記実施例では、深溝の一部を覆うマスク物質と
して酸化シリコン膜を用いたが、これに限定されるもの
ではない。

また、選択的形成方法についても、前記実施例で用いた
斜めイオン注入法あるいは酸化速度の不純物濃度依存性
を利用した方法に限定されるものではなく、他の方法を
用いても良いことはいうまでもない。

さらにまた、前記実施例では、半導体基板としてシリコ
ン基板を用いた場合について説明したが、シリコンに限
定されることなく、他の材料についても適用可能であり
、その場合、異方性エツチングのエツチング条件に応じ
て、マスク物質を選択すればよい。

〔発明の効果〕

以上説明してきたように、本発明の方法によれば、Ｓｏ
ｌ構造の半導体島を形成するに際し、半導体基板の少な
くとも素子分離領域形成位置に、深溝形成後、基板表面
から一定の深さを有する領域を残してこれ以外の領域を
菱形溝形成のための異方性エツチングのマスクとなる物
質で被覆する工程を含むようにしているため、深溝の深
さのばらつきに依存することな（、寸法の制御性が良好
で信頼性の高い半導体装置を提供することが可能となる
。

【図面の簡単な説明】

第１図は本発明実施例のＳＯＩ構造のシリコン島を有す
る単導体装置を示す図、第２図は同半導体装置の製造工
程図、第３図および第４図はそれぞれ分離溝に対する各
部の寸法関係を示す説明図、第５図は本発明の第２の実
施例の半導体装置の製造工程図、第６図は従来例の半導
体装置を示す図、第７図は従来例の半導体装置の製造工
程図である。 ２・・・多結晶シリコン膜、３０・・・ｐ型の高濃度シ
リコン基板、３１・・・低濃度のエピタキシャル層、３
２・・・ｎ型埋め込み層、３３．３４・・・分離溝、３
６・・・菱形溝。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板表面に深溝を形成する深溝形成工程と
   、 前記基板表面から深溝の所定の深さまでを 除いて、前記深溝の底部を耐エッチング性物質で被覆す
   る被覆工程と、 前記耐エッチング性物質をマスクとし、結 晶方位に依存して選択的にエッチングが行われるような
   条件で異方性エッチングを行い、この深溝の側壁を広げ
   て断面菱形溝を形成する異方性エッチング工程と、 前記菱形溝の側壁を誘電体化し、これを素 子分離領域とする誘電体化工程とを含むことを特徴とす
   る半導体装置の製造方法。
2. （２）半導体基板表面に深溝を形成する深溝形成工程と
   、 前記深溝の内部を酸化し、深溝の内壁を酸 化シリコン膜で被覆する酸化工程と、 前記深溝の底部の酸化シリコン膜の一部を 残し、他の部分の酸化シリコン膜に対し、底部の酸化シ
   リコン膜よりもエッチング速度が速くなるように処理を
   行なう処理工程と、 前記エッチング速度が速くなるように処理 のなされた領域の酸化シリコン膜を選択的にエッチング
   し、深溝の底部のみに前記酸化シリコン膜を残留せしめ
   る選択エッチング工程と、 前記酸化シリコン膜をマスクとし、結晶方 位に依存して選択的にエッチングが行われるような条件
   で異方性エッチングを行い、この深溝の側壁を広げて断
   面菱形溝を形成する異方性エッチング工程と、 前記菱形溝の側壁を誘電体化し、これを素 子分離領域とする誘電体化工程とを含むことを特徴とす
   る半導体装置の製造方法。
3. （３）基板内部に酸化膜成長速度が大きくなるような酸
   化性領域を形成する酸化性領域形成工程と、前記酸化性
   領域まで到達するように基板表 面に深溝を形成する深溝形成工程と、 深溝の内部を酸化し、深溝の内壁を酸化シ リコン膜で被覆する酸化工程と、 前記深溝の底部の前記酸化性領域上に形成 された酸化シリコン膜を残し、他の部分の基板表面を露
   呈せしめるエッチング工程と、 前記酸化シリコン膜をマスクとし、結晶方 位に依存して選択的にエッチングが行われるような条件
   で異方性エッチングを行い、この深溝の側壁を広げて断
   面菱形溝を形成する異方性エッチング工程と、 前記菱形溝の側壁を誘電体化し、これを素 子分離領域とする誘電体化工程とを含むことを特徴とす
   る半導体装置の製造方法。