JPH03241761A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に誘電体分離された半
導体島を形成することにより素子分離をおこなった半導
体装置に関する。

（従来の技術） 半導体装置の高集積化は進む一方であり、高集積化に伴
う重大な問題の１つに素子分離の問題がある。素子領域
を低減させることなく、完全な素子分離をおこなうべく
様々な工夫がなされている。

その１つに、Ｓ　ＯＩ　　（ＳＩＬＩＣＯＮ　ＯＮ　ｌ
Ｎ５ＵＬＡＴＯＲ）構造がある。これは、絶縁物上に半
導体素子領域を分離して形成することにより、寄生素子
の低減や高耐圧化をはかろうとするものである。

この製造方法としては、絶縁膜上に選択的に半導体層を
エピタキシャル成長する方法、半導体基板にエツチング
や酸化処理を行う方法などがある。

この後者の方法の１つに、半導体基板表面に溝を掘り、
該溝に囲まれた島の底部のみを誘電体化し、誘電体分離
のなされたＳ　ＯＩ　（ＳＩＬＩＣＯＮ　ＯＮ　ｌＮ５
ＵＬＡＴＯＲ）構造の半導体島を形成した半導体基板（
以下ＳＯ１基板と称す）がある。

このＳｏｌ基板では、各半導体島領域は、溝および各島
の底部の誘電体化された領域によって完全に絶縁分離さ
れているため、半導体島の側壁をも素子領域として最大
限に使用できる。このような利点を利用して、半導体基
板表面に縦横に走行せしめられた溝によって形成された
半導体島領域の１つ１つにＭＯＳキャパシタおよびＭＯ
ＳＦＥＴを配設したＤＲＡＭ等、いろいろな半導体装置
に使用されている。

ところで、このような従来のＳＯＩ基板を用いた半導体
装置は第３図に示すように、シリコン基板１の表面に、
断面逆三角形状の素子領域５を囲むように、断面菱形の
素子分離溝が形成され、この溝の側壁に形成された酸化
シリコン膜７を介して内部に多結晶シリコン膜８が形成
されて素子分離領域を形成し、この素子領域５内に所望
の素子（図示せず）が形成せしめられてなるものである
。

なおここで２は表面を覆う酸化シリコン膜である。

また、このような半導体装置は例えば次に示す方法で製
造されている。

まず、第４図（ａ）に示すように、熱酸化法によりシリ
コン基板１表面に酸化シリコン膜を順次堆積し、フォト
リソ法により、これをバターニングし、トレンチ（溝）
形成時に用いられる第１のマスクパターン２を形成し、
このマスクパターンをエツチングマスクとして反応性イ
オンエツチングにより、溝３を形成する。

次いで、第４図（ｂ）に示すように、このマスクパター
ン２をマスクとして、飽水ヒドラジンなどの結晶方位に
対して選択性を有する液を用いて熱酸化法により、該ト
レンチ３内に（１１１）結晶面で囲まれた断面“ひし形
”構造をなす溝４を形成する。このとき形成される逆三
角形領域５底部のくびれ６の幅が数１０００Ａ〜１μｍ
程度となるようにマスクパターンおよび溝３の深さをあ
らかじめ決めておくようにする。

続いて、熱酸化を行うと、第４図（Ｃ）に示すように、
該ひし形の溝４を囲む領域は酸化され、酸化シリコン膜
７となり、くびれ部６は両側面からの酸化によって酸化
シリコン膜７に変化するため、基板１と逆三角形領域５
とは酸化シリコン膜７により絶縁分離されることになる
。そして、ＣＶＤ法により、多結晶シリコン膜を堆積し
、プラズマエツチングによりエッチバックし、この溝内
に多結晶シリコン膜８を埋め込むようにする。

そして、必要に応じてこの多結晶シリコン膜８の上部を
酸化し酸化シリコン膜９を形成し、フォトリソ法により
逆三角形領域５上に形成された酸化シリコン膜２を除去
し、第４図（ｄ）に示すように、素子分離が完了する。

このようにして形成された素子分離領域内に通常の半導
体製造プロセスに従って半導体装置を形成する。

しかしながら、この方法は、反応性イオンエツチングに
よって形成される溝３の深さが半導体基板１の結晶面方
向や溝幅の違いにより大きくばらつくために、ついで行
われるアルカリエツチング処理においてくびれ部６の幅
を均一に形成することが出来ないという問題があった。

従って、アルカリエツチングの高精度な加工特性を生か
すことが出来ず、結果として大きな歩留まりの低下をも
たらすことになっていた。

（発明が解決しようとする課題） このように、従来の誘電体分離の方法では、反応性イオ
ンエツチングによって形成される溝の深さをコントロー
ルするのが困難であり、このばらつきのために、次いで
行われるアルカリエツチング処理においてくびれ部の幅
を均一に形成することが出来ないという問題があった。

本発明は、前記実情に鑑みてなされたもので１、ＳＯＩ
構造の半導体島を制御性良く形成することができ、高集
積化が可能で信頼性の高い半導体装置を供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、表面に深溝を形成し、結晶方位に依
存して選択的にエツチングが行われるような条件で異方
性エツチングを行い、この深溝の側壁を広げて括れ部を
形成しこれを素子分離領域として利用する方式の半導体
装置において、少なくとも深溝形成領域下部に、深溝形
成のための工ッチングにおけるエツチング条件において
、この半導体基板よりエツチング速度が小さい物質を埋
め込んでおくようにしている。

（作用） 上記半導体装置によれば、少なくとも深溝形成領域下部
に、深溝形成のためのエツチングにおけるエツチング条
件において、この半導体基板よりエツチング速度が小さ
い物質が埋め込まれているため、深溝形成のためのエツ
チングにおいてこの物質がエツチングストッパとして作
用し、エツチング速度のばらつきにもかかわらず、均一
な深さの深い溝を形成することができ、安定して均一な
寸法をもつ素子分離領域を得ることができ、装置の微細
化をはかることが可能となる。

（実施例） 次に、本発明の実施例について図面を参照しつつ詳細に
説明する。

本発明実施例の半導体装置は、第１図に示すように、表
面が（１００１面をなすように形成され、さらに選択的
に埋め込み絶縁膜としての酸化シリコン膜１０１を形成
してなる単結晶シリコン基板１の表面に、エピタキシャ
ル成長せしめられたシリコン層１００を具備し、このシ
リコン層１００内に断面逆三角形状の素子領域５を囲む
ように、該酸化シリコン膜１０１の位置から上方に断面
菱形の素子分離溝１０３が形成され、この溝の側壁に形
成された酸化シリコン膜７を介して内部に多結晶シリコ
ン膜８が形成されて素子分離領域を形成し、この素子領
域５内に所望の素子（図示せず）が形成せしめられてな
るものである。なおここで２は表面を覆う酸化シリコン
膜である。

次に、本発明実施例の半導体装置の製造方法について説
明する。ここで、第２図（ａ）乃至第２図は、第１図に
示した半導体装置の製造工程を示す図である。

まず、第２図（ａ）に示すように、表面が（１００）面
をなすように形成された比抵抗０．０１ΩＣｌ１１のシ
リコン基板１の表面に窒化シリコン膜からなるマスクパ
ターン（図示せず）を形成した状態で、熱酸化したのち
、このマスクパターンを除去し、埋め込み酸化膜として
の酸化シリコン膜１０１を形成する。

次いで、第２図（ｂ）に示すように、この表面にエピタ
キシャル成長法によりシリコン層１００を形成する。こ
のとき、酸化シリコン膜１０１の上部では単結晶シリコ
ンとはならず、多結晶となるが、この領域は後の工程で
除去される領域であるため、問題とならない。

この後、第２図（ｅ）に示すように、シリコン層１００
の表面に酸化シリコン膜２を形成し、フォトエツチング
によりこの酸化シリコン膜２をパタニングした後、これ
をマスクとして塩素ガスを用いた反応性イオンエツチン
グによりシリコン層１００の表面をエツチングし、側面
が（１１０）面を持つトレンチ１０２を形成する。この
とき、反応性イオンエツチングのばらつきが非常に大き
くても、埋め込み絶縁膜１０１に到達したときエツチン
グ速度が非常に小さくなるため、エツチングの進行はと
まり、この第１のトレンチ１０２の深さはエピタキシャ
ル成長で形成したシリコン層１００の厚さのみで決まる
ことになる。

次に、第２図（ｄ）に示すように、水酸化カリウムＫＯ
Ｈを用いた異方性エツチングにより、シリコン層１００
のエツチングを行い、（１１１）面で囲まれた断面菱形
の分離溝１０３を形成する。

このシリコン層１００を反応性イオンエツチングを用い
て側面が（１１０）面を持つようにトレンチを形成し、
この状態で異方性エツチングを行なう方法について考え
る。

水酸化カリウムＫＯＨを用いた異方性エツチングにより
、シリコン基板のエツチングを行う場合、（１１０）面
と（１００）面と（１１１１面とのエツチング速度の比
は、約６００　：　３００　：　１であるため、トレン
チ側面は（１１１）面が露出するまで速やかにエツチン
グされる。そして４つの（１１１１面が露出したところ
でエツチングはほとんど停止する。

このようにして、シリコンの（１１１）面をストッパと
して、高精度の分離溝の形成を極めて容易に行うことが
可能となる。

この後、第２図（ｄ）に示すように、分離溝１゜３表面
を酸化し、酸化シリコン膜７を形成して、シリコン島の
くびれ部を酸化し、断面逆三角形状の島領域を形成する
。

続いて、第２図（ｅ）に示すように、ＬＰＣＶＤ法によ
り多結晶シリコン膜８を堆積しプラズマエツチング等に
よりエッチバックし、この分離溝内に多結晶シリコン膜
８を充填し、素子分離が完了する。

このようにして形成された素子領域内に通常のＬＳＩプ
ロセスを用いて所望の半導体装置を形成する。

このようにして形成された半導体装置は、まず形成され
る断面垂直の深溝の形成のためのエツチングが酸化シリ
コン膜１０１で停止するため、深溝の深さはエピタキシ
ャル成長で形成したシリコン層の厚さで決まることにな
り、また後続工程である異方性エツチングにおいて＋１
１１１面でエツチングが停止するため、半導体島領域の
断面形状がシリコンの１つの（１００１面と２つの（１
１１）面で囲まれた逆三角形をなすように形成されてい
るため、エツチング制御性が良好で、寸法精度の高いも
のを得ることができる。

すなわち、本発明の素子分離溝は、反応性イオンエツチ
ングのエツチング速度にばらつきがあっても、エピタキ
シャル成長層の膜厚すなわち埋め込み絶縁膜の深さを選
択することによってのみ、制御性の良好なエツチングを
行うことができ、形状の高精度化をはかることが可能と
なる。

また、本発明の素子分離方法では、熱酸化時間が少なく
て済むため、ストレスにより島内に結晶欠陥が発生した
りする不都合がほとんど皆無となり、高品質の半導体島
を得ることが可能となり、この島内に形成される素子の
信頼性の向上を計ることが可能となる。

なお、この方法は、幅の大きい半導体島を形成する場合
のみならず、幅の小さい半導体島を形成する場合にも有
効であり、酸化時間の短縮により高品質化をはかること
ができることは言うまでもない。

１ ２ また、前記実施例では、埋め込み酸化膜として酸化シリ
コン膜を用いたが、タングステン（Ｗ）。

チタン（Ｔｉ）、モリブデン（Ｍ　ｏ　）などの金属や
、タングステンシリサイド（ＷＳ　ｉ　Ｘ　　）　ｌ　
チタンシリサイド（ＴｉＳｉｘ　　）、モリブデンシリ
サイド（ＭｏＳｉｘ）などの金属シリサイド、弗化カル
シウム（ＣａＦ２　　）、弗化バリウム（ＢａＦ２　　
）、弗化ストロンチウム（ＳｒＦ２）、マグネシアスピ
ネル等、シリコンとへテロスピネル可能な絶縁物や、窒
化シリコン（Ｓ　ｉ　３Ｎ４　　）等の絶縁物等でもよ
い。

また、形成方法についても、高エネルギーイオン注入等
により酸素イオンを打ち込むことによって形成するなど
、他の方法を用いても良いことはいうまでもない。

さらにまた、前記実施例では、半導体基板としてシリコ
ン基板を用いた場合について説明したが、シリコンに限
定されることなく、他の材料についても適用可能であり
、その場合、異方性エツチングのエツチング条件に応じ
て、埋め込み物質を選択すればよい。

〔発明の効果〕

以上説明してきたように、本発明の方法によれば、ＳＯ
Ｉ構造の半導体島を形成するに際し、半導体基板の少な
くとも素子分離領域形成位置に、深溝形成時のエツチン
グ条件においてエツチング速度が小さい埋め込み層を形
成しておき、これをエツチングストッパとして用いるこ
とにより深さを制御性よく形成できるため、寸法の制御
性が良好で信頼性の高い半導体装置を提供することが可
能となる。

【図面の簡単な説明】

第１図は本発明実施例のＳＯＩ構造のシリコン島を有す
る半導体装置を示す図、第２図（ａ）乃至第２図（ｅ）
は同半導体装置の製造工程図、第３図は従来例の半導体
装置を示す図、第４図（ａ）乃至第４図（ｄ）は従来例
の半導体装置の製造工程図である。 １・・・シリコン基板、１００・・・エピタキシャル成
長層、１０１・・・酸化シリコン膜、１０２・・・トレ
ンチ、１０３・・・溝、２・・・酸化シリコン膜、３・
・・トレンチ、４・・・溝、５・・・半導体島、６・・
・くびれ部、７・・・酸化シリコン膜、８・・・多結晶
シリコン膜、９・・・酸化シリコン膜。

Claims (1)

1. 【特許請求の範囲】 　半導体基板表面に深溝を形成し、結晶方位に依存して
   選択的にエッチングが行われるような条件で異方性エッ
   チングを行い、この深溝の側壁を広げて括れ部を形成す
   ると共にこの側壁を誘電体化し、これを素子分離領域と
   して用いた半導体装置において、 少なくとも前記深溝形成領域下部に、深溝形成のための
   エッチングにおけるエッチング条件において、この半導
   体基板より十分にエッチング速度が小さい物質が埋め込
   まれていることを特徴とする半導体装置。