JPS6025247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6025247A JPS6025247A JP58133314A JP13331483A JPS6025247A JP S6025247 A JPS6025247 A JP S6025247A JP 58133314 A JP58133314 A JP 58133314A JP 13331483 A JP13331483 A JP 13331483A JP S6025247 A JPS6025247 A JP S6025247A
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- JP
- Japan
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- well
- groove
- oxide film
- photoresist
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半導体素子
の分離領域の形成方法に関する。
の分離領域の形成方法に関する。
従来、半導体集積回路における素子分離には選択酸化法
が多く用いられているが、この方法で素子分離用の厚い
酸化膜を熱酸化で成長させる場合。
が多く用いられているが、この方法で素子分離用の厚い
酸化膜を熱酸化で成長させる場合。
酸化が横方向にも進み、素子形成領域の面積を設計時の
寸法よりも狭はめ素子の特性を劣イしさせる。
寸法よりも狭はめ素子の特性を劣イしさせる。
また、ｅウェル、ｎウェルを分離出来るほど厚い酸化膜
を成長出来ないので１両ウェルを分離するためには両ウ
ェルをマスク上で離して形成しなければならず、素子の
集積度が低Ｊするという欠点があった。
を成長出来ないので１両ウェルを分離するためには両ウ
ェルをマスク上で離して形成しなければならず、素子の
集積度が低Ｊするという欠点があった。
本発明は、上記欠点を除去し、素子分離領域の幅を設計
時の値に保つことができ、素子の特性に影響を与えずに
集積密度を向上させることのできる素子分離領域の形成
方法を含む半導体装置の製造方法を提供するものである
。
時の値に保つことができ、素子の特性に影響を与えずに
集積密度を向上させることのできる素子分離領域の形成
方法を含む半導体装置の製造方法を提供するものである
。
本発明の半導体装置の製造方法は、−導電型半導体基板
に一導電型ウエルと、反射場ｕＪｌのウェルを分離する
ためのほぼ一定幅の深い第１の溝を形成する工程と、前
記半導体基板に形成される回路素子を絶縁分離するため
の前記第１の溝よシ浅くかつ前記ウェルよυも深い第２
の溝を形成する工程と、前記第１及び第２の溝を絶縁物
で埋める工程とを含んで構成される。
に一導電型ウエルと、反射場ｕＪｌのウェルを分離する
ためのほぼ一定幅の深い第１の溝を形成する工程と、前
記半導体基板に形成される回路素子を絶縁分離するため
の前記第１の溝よシ浅くかつ前記ウェルよυも深い第２
の溝を形成する工程と、前記第１及び第２の溝を絶縁物
で埋める工程とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第１図（ａｌに示すように、−導・電型のシリコ
ン基板１の上に熱酸化法で厚さ１μｍ程度の酸化膜２を
形成する。この上に７オトレジスト３を設け、第１の溝
全形成する領域に開口を設ける。
ン基板１の上に熱酸化法で厚さ１μｍ程度の酸化膜２を
形成する。この上に７オトレジスト３を設け、第１の溝
全形成する領域に開口を設ける。
このフォトレジスト３をマスクにして酸化膜２をエツチ
ングする。次に７オトレジスト３を剥離し、酸化膜２を
マスクとして、ウェル分離用の深い溝４を異方性エツチ
ングを用いて５μｍ８度掘る。
ングする。次に７オトレジスト３を剥離し、酸化膜２を
マスクとして、ウェル分離用の深い溝４を異方性エツチ
ングを用いて５μｍ８度掘る。
次に、第１図［ｂｌに示すように、再びフォトレジスト
５を塗布し、第２の溝及びフィールド用縛を形成する領
域に開口を設ける。このフォトレジスト５をマスクにし
て素子分離用の第２の溝及びフィールド領域用の溝１６
，７を異方性エツチングを用いて１μｍ程度掘る。そし
てフォトレジストを剥離する。
５を塗布し、第２の溝及びフィールド用縛を形成する領
域に開口を設ける。このフォトレジスト５をマスクにし
て素子分離用の第２の溝及びフィールド領域用の溝１６
，７を異方性エツチングを用いて１μｍ程度掘る。そし
てフォトレジストを剥離する。
次に、第１図（Ｃ）に示すように、熱酸化膜８を１００
０Ａ程度の厚さに成長させ、この上にステップカバリッ
ヂの良い高温ＬｐＣＶＤ酸化膜９をＢ萌程度の厚さに成
長させて溝を埋める。この時、広いフィールド領域７を
埋めたＬＰＣＶＤ酸化膜９の上面はフィールド領域７内
では素子形成領域の基板表面とほぼ等しくなる。
０Ａ程度の厚さに成長させ、この上にステップカバリッ
ヂの良い高温ＬｐＣＶＤ酸化膜９をＢ萌程度の厚さに成
長させて溝を埋める。この時、広いフィールド領域７を
埋めたＬＰＣＶＤ酸化膜９の上面はフィールド領域７内
では素子形成領域の基板表面とほぼ等しくなる。
次に、第１図（ｄ）に示すように、第１及び第２の溝の
上及びフィールド領域の上にフォトレジスト１０を被着
する。
上及びフィールド領域の上にフォトレジスト１０を被着
する。
第１図１ｅｌ示すように、等方性エツチングによって酸
化膜９，８をエツチングすると、マスク１゜の下でエツ
チングが横方向にも進むので、エツチング後の表面はほ
とんど平らになる。次にドナー及びアクセプタとなる不
純物をイオン注入法等で順次導入し、アニールしてｐウ
ェル１１．ｎウェル１２を形成する。その後は通常の方
法に従って０ＭＯ８，ｌＣを作る。
化膜９，８をエツチングすると、マスク１゜の下でエツ
チングが横方向にも進むので、エツチング後の表面はほ
とんど平らになる。次にドナー及びアクセプタとなる不
純物をイオン注入法等で順次導入し、アニールしてｐウ
ェル１１．ｎウェル１２を形成する。その後は通常の方
法に従って０ＭＯ８，ｌＣを作る。
上記実施例では、ｐウェル１１ 、ｎウェル１２を後工
程で形成したがｐウェル、ｎウェルは、第１図（ａｌに
示した第１の溝４を形成する前に、先にｐウェル、ｎウ
ェルを形成してから第１の溝４をるいは酸化膜９の選択
エツチング後のいずれで行っても良いのである。
程で形成したがｐウェル、ｎウェルは、第１図（ａｌに
示した第１の溝４を形成する前に、先にｐウェル、ｎウ
ェルを形成してから第１の溝４をるいは酸化膜９の選択
エツチング後のいずれで行っても良いのである。
第２図ｆａｔ 、 ［ｂｌは本発明の第２の実施例を説
明するための工程順に示した断面図である。
明するための工程順に示した断面図である。
まず、第２図（ａｌに示すように、シリコン基板にｐ’
）：ｒ−に３１ 、 ｎ ウェル３２を形成しておき、
シリコン基板の上に熱酸化法にょシ酸化膜２２を数百Ａ
の厚さに成長し、その上にＣＶＤ法にょ９窒化膜２３を
成長させる。これらの膜を選択除去し。
）：ｒ−に３１ 、 ｎ ウェル３２を形成しておき、
シリコン基板の上に熱酸化法にょシ酸化膜２２を数百Ａ
の厚さに成長し、その上にＣＶＤ法にょ９窒化膜２３を
成長させる。これらの膜を選択除去し。
マスクとして、第１の溝２４を掘り、続いて第２の溝２
６％フィールド領域用の溝２７を掘る。ただしこの時、
素子形成領域の窒化膜２３はエツチングせず残しておく
。次に熱酸化膜２８を１０００＾程度の厚さに成長する
と、この酸化膜２８はほとんど溝の内でのみ成長する。
６％フィールド領域用の溝２７を掘る。ただしこの時、
素子形成領域の窒化膜２３はエツチングせず残しておく
。次に熱酸化膜２８を１０００＾程度の厚さに成長する
と、この酸化膜２８はほとんど溝の内でのみ成長する。
この後、ＣＶＤ法によシ多結晶シリコン膜２９を１μｍ
程度の厚さに成長させ１次に溝２４ 、２６の上及びフ
ィールド領域２７の上にのみフォトレジスト３０を着け
る。
程度の厚さに成長させ１次に溝２４ 、２６の上及びフ
ィールド領域２７の上にのみフォトレジスト３０を着け
る。
次に、第２図（ｂｌに示すように、多結晶シリコンを等
方エツチングするとマスク下でエツチングが横方向にも
進むので表面はほとんど平らになる。
方エツチングするとマスク下でエツチングが横方向にも
進むので表面はほとんど平らになる。
次に、多結晶シリコン膜２９の表面を熱酸化し。
窒化膜２３．酸化膜２２の順でエツチングし素子形成領
域のシリコン基板面を露出させる。その後は通常の方法
に従って、０ＭＯ８−ＩＣを作る。
域のシリコン基板面を露出させる。その後は通常の方法
に従って、０ＭＯ８−ＩＣを作る。
第３図は本発明の裁３の実施例を説明するための断面図
である。
である。
この実施例は、広いフィールド領域内にも深い溝５３を
設けた例である。第１の実施例における第１の溝４の形
成工程において、フィールド領域にも深い溝５３を掘っ
ておく。その他は第１または第２の実施例で聯明した方
法に従って素子分離領域を作る。
設けた例である。第１の実施例における第１の溝４の形
成工程において、フィールド領域にも深い溝５３を掘っ
ておく。その他は第１または第２の実施例で聯明した方
法に従って素子分離領域を作る。
以上詳細に説明したように１本発明によれば。
素子分離領域の幅を設計時の値に保つことができ。
素子の特性に影響を与えずに集積密度を上げた半導体装
置を製造することができるのでその効果は太きい。
置を製造することができるのでその効果は太きい。
第１図（ａ）〜（ｅ）は本発明の餓】の実施例を説明す
るための工程順に示した断面図、第２図（ａｔ 、 （
ｂｌは本発明の第２の実施例を説明するための工程順に
示した断面図、第３図は本発明の第３の実施例を説明す
るための断面図である。 １．２１．４１・・・・・・シリコン基板、２．２２・
・・・・・酸化膜％ ３・・・・・フォトレジスト％４
，２４・・・・・第１の溝、５・・・・・・フォトレジ
ス）、６．２６ ・・・第２の溝、７．２７・・・・・
フィールド用溝、８，２８．４８・・・・・酸化膜、９
．４９・・・・・・酸化膜、１０．３０・・・・・・フ
ォトレジスト、１１，３１．５１・・・・・・ｐウェル
、１２゜３２．５２・・・・・・ｎウェル、２３・・・
・・・窒化膜、２９・・・・・多結晶シリコン膜、５３
・・・・・深い溝。 第１ 図 ｔｂ） （ｅ） 第２ ！
るための工程順に示した断面図、第２図（ａｔ 、 （
ｂｌは本発明の第２の実施例を説明するための工程順に
示した断面図、第３図は本発明の第３の実施例を説明す
るための断面図である。 １．２１．４１・・・・・・シリコン基板、２．２２・
・・・・・酸化膜％ ３・・・・・フォトレジスト％４
，２４・・・・・第１の溝、５・・・・・・フォトレジ
ス）、６．２６ ・・・第２の溝、７．２７・・・・・
フィールド用溝、８，２８．４８・・・・・酸化膜、９
．４９・・・・・・酸化膜、１０．３０・・・・・・フ
ォトレジスト、１１，３１．５１・・・・・・ｐウェル
、１２゜３２．５２・・・・・・ｎウェル、２３・・・
・・・窒化膜、２９・・・・・多結晶シリコン膜、５３
・・・・・深い溝。 第１ 図 ｔｂ） （ｅ） 第２ ！
Claims (1)
- 一導篭型牛導体基板に一導電型ウエルと１反射場電型の
ウェルを分離するためのほぼ一定幅の深い第１の溝を形
成する工程と、前記十岑体基飯に形成される回路素子を
絶縁分離するための前記第１の溝より浅くかつ前記ウェ
ルよυも深い第２の溝を形成する工程と、前記第１及び
第２の溝を絶縁物で埋める工程とを含むこと・を特徴と
する半導体装ｆｋ＋の４１！遣方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133314A JPS6025247A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133314A JPS6025247A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025247A true JPS6025247A (ja) | 1985-02-08 |
Family
ID=15101781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133314A Pending JPS6025247A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282367A (ja) * | 1985-06-03 | 1986-12-12 | イ−・ア−ル・スクイブ・アンド・サンズ・インコ−ポレイテツド | ２−チオもしくはオキソ−４−アリ−ルまたはヘテロシクロ−１，５（２ｈ）−ピリミジンジカルボン酸ジエステル類並びに３−アシル−５−ピリミジンカルボン酸類およびエステル類 |
| JPS6245043A (ja) * | 1985-08-19 | 1987-02-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体構造における溝の充填方法 |
| JP2007290073A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Works Ltd | 絶縁分離構造の形成方法 |
-
1983
- 1983-07-21 JP JP58133314A patent/JPS6025247A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282367A (ja) * | 1985-06-03 | 1986-12-12 | イ−・ア−ル・スクイブ・アンド・サンズ・インコ−ポレイテツド | ２−チオもしくはオキソ−４−アリ−ルまたはヘテロシクロ−１，５（２ｈ）−ピリミジンジカルボン酸ジエステル類並びに３−アシル−５−ピリミジンカルボン酸類およびエステル類 |
| JPS6245043A (ja) * | 1985-08-19 | 1987-02-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体構造における溝の充填方法 |
| JPH0344418B2 (ja) * | 1985-08-19 | 1991-07-05 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JP2007290073A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Works Ltd | 絶縁分離構造の形成方法 |
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