JPS60250645A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60250645A JPS60250645A JP10573184A JP10573184A JPS60250645A JP S60250645 A JPS60250645 A JP S60250645A JP 10573184 A JP10573184 A JP 10573184A JP 10573184 A JP10573184 A JP 10573184A JP S60250645 A JPS60250645 A JP S60250645A
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- JP
- Japan
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- groove
- substrate
- type
- film
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、半導体集積回路などのように、一つの半導体
基板の中に多数の素子が形成された半導体装置、特に前
記素子分離が、各素子間を溝、で分離した溝素子分離の
半導体装置に関する。
基板の中に多数の素子が形成された半導体装置、特に前
記素子分離が、各素子間を溝、で分離した溝素子分離の
半導体装置に関する。
口、従来の技・術
半導体集積回路は年々高集積化が進み、最近では、素子
間分離として、溝素子分離が行われつつある。それは、
従来の選択酸化法ではバーズビーク部分のデッドスペー
スが生じるからである。この溝素子分離では、例えばＰ
型シリコン基板の一主表面に熱酸化膜とシリコン窒化膜
を形成後、ホトリゾグラフィによシ前記シリコン窒化膜
と熱酸化膜をエツチングし、さらにＰ型シリコン基板の
異方性エツチングで素子分離用の溝をあける。それから
、この溝を多結晶シリコンで埋めて溝素子分離が完成す
る。しかしこのような酵素子分離形成工程途中において
、基板に分離用溝をあけた状態で、素子分離領域の寄生
ＭＴＳ効果を低減するために、溝部に基板と同一導電型
の不純物をイオン注入法などにより導入していた。
間分離として、溝素子分離が行われつつある。それは、
従来の選択酸化法ではバーズビーク部分のデッドスペー
スが生じるからである。この溝素子分離では、例えばＰ
型シリコン基板の一主表面に熱酸化膜とシリコン窒化膜
を形成後、ホトリゾグラフィによシ前記シリコン窒化膜
と熱酸化膜をエツチングし、さらにＰ型シリコン基板の
異方性エツチングで素子分離用の溝をあける。それから
、この溝を多結晶シリコンで埋めて溝素子分離が完成す
る。しかしこのような酵素子分離形成工程途中において
、基板に分離用溝をあけた状態で、素子分離領域の寄生
ＭＴＳ効果を低減するために、溝部に基板と同一導電型
の不純物をイオン注入法などにより導入していた。
ハ０発明が解決しようとする問題点
上記のような寄生ＭＴ８効果低減のためのイオン注入に
よると、溝側面に不純物が導入され難いために容易にチ
ャンネルが形成され、ＭＩＳ型素子がオフしない。また
、テーリング特性がよくないという欠点・があった。ま
た仮シに、溝側面に木で好ましくない。
よると、溝側面に不純物が導入され難いために容易にチ
ャンネルが形成され、ＭＩＳ型素子がオフしない。また
、テーリング特性がよくないという欠点・があった。ま
た仮シに、溝側面に木で好ましくない。
二１問題点解決のための技術手段
本発明では、寄生ＭＴ８効果低減のための溝部への不純
物導入をやめ、その代わシ、溝部を埋めた導体または半
導体の埋設物に、基板の導電型がＰ型のときは最低電位
に、Ｎ型のときには衆高電電極を前記最低または最高電
位点に接続する。
物導入をやめ、その代わシ、溝部を埋めた導体または半
導体の埋設物に、基板の導電型がＰ型のときは最低電位
に、Ｎ型のときには衆高電電極を前記最低または最高電
位点に接続する。
ホ０作用
上記埋設物に設けた接続電極を用いて最低電位または最
高電位に接続することＫよシ、埋設物のある溝内面には
チャンネルが形成されず、したがって、チャンネル形成
に基づく寄生ＭＴＳ効果が防止される。
高電位に接続することＫよシ、埋設物のある溝内面には
チャンネルが形成されず、したがって、チャンネル形成
に基づく寄生ＭＴＳ効果が防止される。
へ、実施例
つぎに本発明を実施例によシ説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を製造工１１
について説明するための断面図である。まず第１図−（
ａ）のように、Ｐ型シリコン基板１の一主表面上に熱酸
化膜２およびシリコン窒化膜３を形成し、さらにパター
ン化したホトレジスト４を形成する。
について説明するための断面図である。まず第１図−（
ａ）のように、Ｐ型シリコン基板１の一主表面上に熱酸
化膜２およびシリコン窒化膜３を形成し、さらにパター
ン化したホトレジスト４を形成する。
次に同図（ｂ）の如く、パターン化されたホトレジスト
４を保護膜として、シリコン９化ｔｔ４Ｅ ３ 、熱酸
化膜２を順次エツチングし、更に、Ｐ型シリコン基板１
を深さ０．５〜２μｍ程度異方性エツチングする。
４を保護膜として、シリコン９化ｔｔ４Ｅ ３ 、熱酸
化膜２を順次エツチングし、更に、Ｐ型シリコン基板１
を深さ０．５〜２μｍ程度異方性エツチングする。
、 そして、ホトレジスト４を除去後、同図（Ｃ）の如
く、溝部に２熱酸化膜５を形成後、溝部を埋める様に多
結晶シリコン６を、成長させる。次に、同図（ｄ）′の
如く、溝周辺部と同程度の高さになるまで、多結晶シリ
コン６をウェットエツチングする。そして、同図（ｅ）
の如く溝部多結悟シリコン６の表面に熱酸化膜７を形成
する。つき゛に同図げ）のように、シリコン窒化膜３を
除去することにより溝素子分離がなされる。つぎに同図
（ｇ）の如く、多結晶シリコン６上の酸化膜７にコンタ
クト孔をあけた後、金属膜を被着パターン化し、４５０
．”０程度の温度でアニールすることにより、溝を埋め
た多結晶シリコン６を最低電位ま′たは最高電位に接続
す本接続電極８を形成する。 ゛ ：“ ト１発明の効果 本発明の半導体装置では、素子分離溝を埋′めた埋設物
の接続電極を、基板がＰｍＯ場・合は、最低電位に、Ｎ
型の場合は最高電位に接続量れば：、、１ ｇ＝’ｃＩ
ＩＬ−”程度以上の不純物製炭をもつシリコン基板に対
して、溝内面にチャンネルが形成され羞・ことはなく寄
生ＭＩ８効果が防止できる。また、従来例で行っている
よう゛には、溝内面に不純物を導入していないので、Ｍ
ＴＳ型素子の狭チャンネ、ル効果を増大させることなく
、良好なテーリング特性が得られる。
く、溝部に２熱酸化膜５を形成後、溝部を埋める様に多
結晶シリコン６を、成長させる。次に、同図（ｄ）′の
如く、溝周辺部と同程度の高さになるまで、多結晶シリ
コン６をウェットエツチングする。そして、同図（ｅ）
の如く溝部多結悟シリコン６の表面に熱酸化膜７を形成
する。つき゛に同図げ）のように、シリコン窒化膜３を
除去することにより溝素子分離がなされる。つぎに同図
（ｇ）の如く、多結晶シリコン６上の酸化膜７にコンタ
クト孔をあけた後、金属膜を被着パターン化し、４５０
．”０程度の温度でアニールすることにより、溝を埋め
た多結晶シリコン６を最低電位ま′たは最高電位に接続
す本接続電極８を形成する。 ゛ ：“ ト１発明の効果 本発明の半導体装置では、素子分離溝を埋′めた埋設物
の接続電極を、基板がＰｍＯ場・合は、最低電位に、Ｎ
型の場合は最高電位に接続量れば：、、１ ｇ＝’ｃＩ
ＩＬ−”程度以上の不純物製炭をもつシリコン基板に対
して、溝内面にチャンネルが形成され羞・ことはなく寄
生ＭＩ８効果が防止できる。また、従来例で行っている
よう゛には、溝内面に不純物を導入していないので、Ｍ
ＴＳ型素子の狭チャンネ、ル効果を増大させることなく
、良好なテーリング特性が得られる。
第１図（ａ）〜（ｇ）は本発明の一実施例を製造工程に
ついて説明するための工程順の断面−でらる。 １・・・・・・Ｐ型シリコン基板、２．５’、ｑ・・・
・・□・シリコン、酸化膜、３・・・・・・シリコン窒
化膜、４・−・・・・フ門トレジスト嘆、６・・・・・
・多結晶シリコン、８・・・・・・埋設物接続電極。 （θン （ｂ＞ （Ｃ） （ｄ） 第 （ｅ） （ｆ） ７閏
ついて説明するための工程順の断面−でらる。 １・・・・・・Ｐ型シリコン基板、２．５’、ｑ・・・
・・□・シリコン、酸化膜、３・・・・・・シリコン窒
化膜、４・−・・・・フ門トレジスト嘆、６・・・・・
・多結晶シリコン、８・・・・・・埋設物接続電極。 （θン （ｂ＞ （Ｃ） （ｄ） 第 （ｅ） （ｆ） ７閏
Claims (1)
- 半導体基板の一主表面上に溝を穿ち、酸化工程を経た後
膣溝部に導体もしくは半導体からなる埋設物が設けられ
た溝素子分離の半導体装置において、前記埋設物の電位
を溝部半導体基板の導電型がＰ型の時には最低電位に、
Ｎ型の時には最高電位に保持するための接続電極が設け
られていることを特許とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10573184A JPS60250645A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10573184A JPS60250645A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250645A true JPS60250645A (ja) | 1985-12-11 |
Family
ID=14415432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10573184A Pending JPS60250645A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250645A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258658A (ja) * | 1985-09-07 | 1987-03-14 | Sony Corp | 半導体装置 |
| JPS63236343A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01309350A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| US8399953B2 (en) | 2010-03-15 | 2013-03-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-05-25 JP JP10573184A patent/JPS60250645A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154743A (en) * | 1979-05-22 | 1980-12-02 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258658A (ja) * | 1985-09-07 | 1987-03-14 | Sony Corp | 半導体装置 |
| JPS63236343A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01309350A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| US8399953B2 (en) | 2010-03-15 | 2013-03-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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