JPS594046A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS594046A JPS594046A JP57112833A JP11283382A JPS594046A JP S594046 A JPS594046 A JP S594046A JP 57112833 A JP57112833 A JP 57112833A JP 11283382 A JP11283382 A JP 11283382A JP S594046 A JPS594046 A JP S594046A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置及びその製造方法に係り、特に半導
体装置に於ける素子；１！］分離領域の構造及びその形
成方法に関する。
体装置に於ける素子；１！］分離領域の構造及びその形
成方法に関する。
（ｂ） 技術の背景
ＭＯＳ ＩＣ等に於ては素子間分離領域を形成する際
に、ＬＯＣＯ８法と称する選択酸化法が多く用いられる
。しかし、この方法は選択酸化膜即ち素子間分離酸化膜
の縁部に該酸化膜の厚さに相当する幅のバーズ・ピーク
が形成されるために、素子間分離領域幅を３〔μｍ）程
度以下に狭めることが１４難であり、素子が高密度に形
成される領域には適さないという問題がある。
に、ＬＯＣＯ８法と称する選択酸化法が多く用いられる
。しかし、この方法は選択酸化膜即ち素子間分離酸化膜
の縁部に該酸化膜の厚さに相当する幅のバーズ・ピーク
が形成されるために、素子間分離領域幅を３〔μｍ）程
度以下に狭めることが１４難であり、素子が高密度に形
成される領域には適さないという問題がある。
そこで高密度にセル・トランジスタが配設されるセル領
域と、それ程高密度でなく機能素子が配設される周辺回
路領域とを有するＭＣ）Ｓメモリ素子等に於ては、従来
下記のような素子間分離領域の形成方法が用いられてい
た。
域と、それ程高密度でなく機能素子が配設される周辺回
路領域とを有するＭＣ）Ｓメモリ素子等に於ては、従来
下記のような素子間分離領域の形成方法が用いられてい
た。
（ｃ） 従来技術と問題点
即ち該従来方法に於ては、第１図（イ）に示すようにシ
リコン（Ｓｉ ）基板１の表面に、基板面に対して垂直
の方向性を有するリアクティブ・イオンエツチング（Ｒ
ＩＥ）等のエツチング手段を用い、狭い幅の素子間分離
領域に相当する例えば１〔ｌ１Ｍ％〕程度の幅を有し、
深さ１〜１．５〔μ洞〕程度の第１のｃ（１； ２ ａ
、及び広い幅のへ子間分（；、ＩＡ ’ｒＵ域に相当
する例えば３〔μｍ）程度の幅を有し、深さ１〜１．５
〔μｍ〕程度の第２の溝２ｂを形成する。
リコン（Ｓｉ ）基板１の表面に、基板面に対して垂直
の方向性を有するリアクティブ・イオンエツチング（Ｒ
ＩＥ）等のエツチング手段を用い、狭い幅の素子間分離
領域に相当する例えば１〔ｌ１Ｍ％〕程度の幅を有し、
深さ１〜１．５〔μ洞〕程度の第１のｃ（１； ２ ａ
、及び広い幅のへ子間分（；、ＩＡ ’ｒＵ域に相当
する例えば３〔μｍ）程度の幅を有し、深さ１〜１．５
〔μｍ〕程度の第２の溝２ｂを形成する。
そして第１図（ロ）に示すよう（々六該基板の表面に厚
さ５ｏｏｃＡ）程度の熱酸化１１り３を形成した後、核
、Ｊ＋１；根土に通常の化学気相成長（ＣＶＤ）手段を
用いて例えば厚さ２〔μ第） 程Ｉｋの二酸化シリコン
（ＳｉＯ，）膜４ヲ成長サー４！−１該ＣＶＤ Ｓ
ｉ ０２膜４によシ、溝２ａ及び２ｂを完全に埋めた後
、該基板上面のＣＶＤ−８ｉｎ２膜４及び熱酸化膜３を
通ｒＲＩ Ｅ等のエツチング手段にょシ除去して、第１
図（ハ）に示すように、前記？＋’１２ ａ及び２ｂ内
に熱酸化膜３を介してＣＶＤ Ｓ ｉ ０２１必４が
埋込まれてなる狭い幅の素子間分離領域５ａ及び広い幅
の素子間分離領域５ｂを形成していた。
さ５ｏｏｃＡ）程度の熱酸化１１り３を形成した後、核
、Ｊ＋１；根土に通常の化学気相成長（ＣＶＤ）手段を
用いて例えば厚さ２〔μ第） 程Ｉｋの二酸化シリコン
（ＳｉＯ，）膜４ヲ成長サー４！−１該ＣＶＤ Ｓ
ｉ ０２膜４によシ、溝２ａ及び２ｂを完全に埋めた後
、該基板上面のＣＶＤ−８ｉｎ２膜４及び熱酸化膜３を
通ｒＲＩ Ｅ等のエツチング手段にょシ除去して、第１
図（ハ）に示すように、前記？＋’１２ ａ及び２ｂ内
に熱酸化膜３を介してＣＶＤ Ｓ ｉ ０２１必４が
埋込まれてなる狭い幅の素子間分離領域５ａ及び広い幅
の素子間分離領域５ｂを形成していた。
しかし、該従来方法に於ては、弧子間分Ｉ′ｊｊｆ領域
の幅が３〔μ鱗〕程波を起える肩を完全に埋めるに必要
な厚さのＣＶＤ Ｓ ｉ ０２膜の成長に３〔時間〕
程度以上（成長速度７０〜９ｏＣ′Ａηの極めて長時間
を侠し、更に、基板上面のＣＶＤ Ｓ ｉ Ｏｘ膜を
エラチンブト余去する際にも又３０〔分〕イ“２度の長
時間を要して、作業能率が低下し、製造手ｉ９が長くな
るという問題があった。
の幅が３〔μ鱗〕程波を起える肩を完全に埋めるに必要
な厚さのＣＶＤ Ｓ ｉ ０２膜の成長に３〔時間〕
程度以上（成長速度７０〜９ｏＣ′Ａηの極めて長時間
を侠し、更に、基板上面のＣＶＤ Ｓ ｉ Ｏｘ膜を
エラチンブト余去する際にも又３０〔分〕イ“２度の長
時間を要して、作業能率が低下し、製造手ｉ９が長くな
るという問題があった。
上記作業能率の低下を防止するために、狭い幅の溝２ａ
のみを完全に埋めるに充分な厚さ例えば０．５〔μ鯛〕
程度にＣＶＤ −Ｓ ｉ Ｏ，膜を成長させる方法もあ
る。この場合成長時間は１〔時間〕程度に、エツチング
時間は１０〔分〕程度にそれぞれ減少し得るが、この方
法を用いると第１図に）に示すように、広い幅の溝２ｂ
が上面までＣＶＤ Ｓ ｉ Ｏｘ膜４で埋まらず溝２
ｂの縁部に段差部６を牛じ、該段差部６が該基板面上に
形成される配線品質を低下せしめ、断＋１ｉｌ／＄＋の
発生を招くという問題があった。
のみを完全に埋めるに充分な厚さ例えば０．５〔μ鯛〕
程度にＣＶＤ −Ｓ ｉ Ｏ，膜を成長させる方法もあ
る。この場合成長時間は１〔時間〕程度に、エツチング
時間は１０〔分〕程度にそれぞれ減少し得るが、この方
法を用いると第１図に）に示すように、広い幅の溝２ｂ
が上面までＣＶＤ Ｓ ｉ Ｏｘ膜４で埋まらず溝２
ｂの縁部に段差部６を牛じ、該段差部６が該基板面上に
形成される配線品質を低下せしめ、断＋１ｉｌ／＄＋の
発生を招くという問題があった。
（ｄ） 発明の目的
本発明は一半導体県板面に上記ＣＶＤ絶縁膜埋込み方式
の狭い幅の素子間分離領域と選択酸化膜による広い幅の
素子間分離領域とが併設される構造の半導体装置及びそ
の製造方法を提供し、上記問題点を除去することを目的
とする。
の狭い幅の素子間分離領域と選択酸化膜による広い幅の
素子間分離領域とが併設される構造の半導体装置及びそ
の製造方法を提供し、上記問題点を除去することを目的
とする。
（ｅ） 発明の構成
即ち本発明Ｉ・よ、半導体是板にＩ＋１（刻された海に
絶縁膜が埋込まれた素子量分）碓′ｌｌ１ｊ域と、選択
順化膜からなるＩ子間分離領域とを・ト丁しなることを
特徴とする半導体装置及び半尋体基イか而に溝を蝕刻し
、該溝内に絶縁膜を哩込む工ｖ４と、該半導体基板向」
二に前記溝の上部を含んで該半ｉｌＪ体基板面を選択的
に覆う１ＩＩｊ酸化膜を設けて該半導体基板向を燻択的
に熱酸化するエイ♀とを有することｆ：特徴とする半導
体装置の製造方法に関するものである。
絶縁膜が埋込まれた素子量分）碓′ｌｌ１ｊ域と、選択
順化膜からなるＩ子間分離領域とを・ト丁しなることを
特徴とする半導体装置及び半尋体基イか而に溝を蝕刻し
、該溝内に絶縁膜を哩込む工ｖ４と、該半導体基板向」
二に前記溝の上部を含んで該半ｉｌＪ体基板面を選択的
に覆う１ＩＩｊ酸化膜を設けて該半導体基板向を燻択的
に熱酸化するエイ♀とを有することｆ：特徴とする半導
体装置の製造方法に関するものである。
（ｆ） 発明の実施例
以゛１六本発明を一実施例について、第２図に示す断面
構造図及び第３図（イ）乃至（ト）に示す工程断面図を
用いて詳細に説明する。
構造図及び第３図（イ）乃至（ト）に示す工程断面図を
用いて詳細に説明する。
本発明の構造を：ＩＮ用したｎチャネル間Ｏ８ＩＣメモ
リ３子は、例えば第２図に示すように、ｐ型シリコイＳ
ｉ）基板１１に蝕刻（エツチング）形成された例えば、
幅１〔μｍ〕、深さ１〜１，５〔μｍ）程ｊＫのほぼ垂
値な素子間分離溝１２に、５００（’Ａ）程度の薄い熱
酸化膜１３を介して、例えば気相成長（ＣＶＤ）二酸化
シリコン（ＳｉＯ２）１４が埋込まれてなる狭い幅の素
子量分１’Ｉｌ＃、領域１５が主として高密度に能動素
子が配設される該基板１１のメモリ・セル領域に形成式
れている。又、比較的低密〜６０００（λ〕〕程度選択
熱酸化膜１６からなる広い幅の素子間分離領域１７が形
成されている。
リ３子は、例えば第２図に示すように、ｐ型シリコイＳ
ｉ）基板１１に蝕刻（エツチング）形成された例えば、
幅１〔μｍ〕、深さ１〜１，５〔μｍ）程ｊＫのほぼ垂
値な素子間分離溝１２に、５００（’Ａ）程度の薄い熱
酸化膜１３を介して、例えば気相成長（ＣＶＤ）二酸化
シリコン（ＳｉＯ２）１４が埋込まれてなる狭い幅の素
子量分１’Ｉｌ＃、領域１５が主として高密度に能動素
子が配設される該基板１１のメモリ・セル領域に形成式
れている。又、比較的低密〜６０００（λ〕〕程度選択
熱酸化膜１６からなる広い幅の素子間分離領域１７が形
成されている。
そして、狭い幅の素子間分離領域１５により画定分離さ
れた基板面には、ゲート酸化膜１８．多結晶Ｓｔゲート
電極１９．ｎ 型ソース・ドレイン領域２０ａ、２０ｂ
からなるセル・トランジスタＴＲｓが、広い幅のＧ；子
間分離領域１７によって画定分離された茫板面及び狭い
幅の：体子間分離領域１５と広い幅の素子ＩＩ＝ｉ１分
離領域１７とによって画定分離された基板面には、例え
ばゲート酸化膜１８、多結晶Ｓ１ゲート′峨極１９．ｎ
型ソースドレイン領域２０ｃ、２０ｄ、２０ｅ、２０
ｆ等からなる周辺トランジスタＴ’Ｒｔがそれぞれ形成
されてなっている。なお、核間に於て２１はｐ 型チャ
ネルカット１：ｔｖ成ツ２は例えばシん］土酸ガラス（
ＰＳＧ’）絶縁膜、２３はアルミニウム沓からなる金属
配線ケ示している。
れた基板面には、ゲート酸化膜１８．多結晶Ｓｔゲート
電極１９．ｎ 型ソース・ドレイン領域２０ａ、２０ｂ
からなるセル・トランジスタＴＲｓが、広い幅のＧ；子
間分離領域１７によって画定分離された茫板面及び狭い
幅の：体子間分離領域１５と広い幅の素子ＩＩ＝ｉ１分
離領域１７とによって画定分離された基板面には、例え
ばゲート酸化膜１８、多結晶Ｓ１ゲート′峨極１９．ｎ
型ソースドレイン領域２０ｃ、２０ｄ、２０ｅ、２０
ｆ等からなる周辺トランジスタＴ’Ｒｔがそれぞれ形成
されてなっている。なお、核間に於て２１はｐ 型チャ
ネルカット１：ｔｖ成ツ２は例えばシん］土酸ガラス（
ＰＳＧ’）絶縁膜、２３はアルミニウム沓からなる金属
配線ケ示している。
上記本発明の構造を有するｎチャネルＭＯ３ＩＣメモリ
素子を形成するに際しては、１９ｕえば用３図（イ）に
示すように、先ずｐ型Ｓｔ基叛１１面に通常の熱酸化法
を用いて厚さ５００〔人〕程バ〔の第１の５ｉＯ７膜２
４を形成した後、’）ｊ（３常のＣＶＤ法を用い該第１
の８１０２膜２４上に厚さ１０００［＾〕程度の多結晶
５ｉＪＩＩＫ２５を形成する。
素子を形成するに際しては、１９ｕえば用３図（イ）に
示すように、先ずｐ型Ｓｔ基叛１１面に通常の熱酸化法
を用いて厚さ５００〔人〕程バ〔の第１の５ｉＯ７膜２
４を形成した後、’）ｊ（３常のＣＶＤ法を用い該第１
の８１０２膜２４上に厚さ１０００［＾〕程度の多結晶
５ｉＪＩＩＫ２５を形成する。
次いで第３図（ロ）に示すように、通常のフォト・プロ
セスを用いて、該基板上に狭い幅の素子間分離領域に対
応する１〔μｍ）程度の幅の開孔２６ａ。
セスを用いて、該基板上に狭い幅の素子間分離領域に対
応する１〔μｍ）程度の幅の開孔２６ａ。
２６ｂを有するレジストＪＩＭ２７を形成し、該レジス
ト膜２７をマスクにして、基機面に対して垂直な方向性
を有するエツチング手Ｌ：ｚ 、’Ｉ”ｌえば四塩化炭
素（ＣＣ４）によるリアクティブ・イオン・エツチング
（ＲＩＥ）手段により開孔２６ａ、２６ｂ尋内に表出し
ている多結晶５ｉｌｉ匍２５を選択的に除去し、続いて
同開孔内に表ｉ１＋ 、＼れたれも１のＳｉｎ。
ト膜２７をマスクにして、基機面に対して垂直な方向性
を有するエツチング手Ｌ：ｚ 、’Ｉ”ｌえば四塩化炭
素（ＣＣ４）によるリアクティブ・イオン・エツチング
（ＲＩＥ）手段により開孔２６ａ、２６ｂ尋内に表出し
ている多結晶５ｉｌｉ匍２５を選択的に除去し、続いて
同開孔内に表ｉ１＋ 、＼れたれも１のＳｉｎ。
膜２４を９１］えば三ふっ化メタン（ＣＨＤ’ｓ ’）
によるＲ Ｉ Ｅ手段により選択的に除去し、仄いで、
同開孔内に表出せしめられたｐ型Ｓｔ基販１１而を例え
ばＣＣｔ、によるＲＩＥ手段により選択エラチン（こ グして、該ｐ型Ｓｔ基４反１１面〃幅約１〔μｍ）程度
で、ｕミさ１〜１．５〔μ郷〕程度の素子間分離ン７４
Ｊ２ａ、１２ｂを形成する。
によるＲ Ｉ Ｅ手段により選択的に除去し、仄いで、
同開孔内に表出せしめられたｐ型Ｓｔ基販１１而を例え
ばＣＣｔ、によるＲＩＥ手段により選択エラチン（こ グして、該ｐ型Ｓｔ基４反１１面〃幅約１〔μｍ）程度
で、ｕミさ１〜１．５〔μ郷〕程度の素子間分離ン７４
Ｊ２ａ、１２ｂを形成する。
次いで前記レジスト膜２７の開孔２６ ａ、 ２６ｂカ
ラチヤネル・ストッパ用のほう素イオン（Ｂ＋）を通常
の条沖で注入する（２１′はＢ＋注入領ψ）。
ラチヤネル・ストッパ用のほう素イオン（Ｂ＋）を通常
の条沖で注入する（２１′はＢ＋注入領ψ）。
次いで前記レジストＭ２７を除去した後 ２＋４３図（
ハ）に示すように、通常の熱酸化法を用いて、Ａ＜子間
分離溝１２ａ、１２ｂ内に表出しているｐ型Ｓｉ基板１
１而に例えば厚さ５００（Ｘ）程度の薄い熱酸化膜１３
を形成する。この際、戎板面に表出する多結晶Ｓｉ膜２
５の表面にも厚さ５ｏｏｃＡ）程度の薄い熱酸化膜１３
が形成される。次いで通常のＣＶＤ法を用い、該基板上
に前記素子間分離溝１２ａ、１２ｂを上面まで埋めるの
に充分の厚さ、例えば０．５〜１〔μ宵〕程度の厚さを
有するＣＶＤ−８ｉＯ＋＋膜１４を形成する。な３＝−
１この除前記Ｂ＋注入領域２１′はｐ＋〜チャネル・カ
ッ） １５４域２１となる。
ハ）に示すように、通常の熱酸化法を用いて、Ａ＜子間
分離溝１２ａ、１２ｂ内に表出しているｐ型Ｓｉ基板１
１而に例えば厚さ５００（Ｘ）程度の薄い熱酸化膜１３
を形成する。この際、戎板面に表出する多結晶Ｓｉ膜２
５の表面にも厚さ５ｏｏｃＡ）程度の薄い熱酸化膜１３
が形成される。次いで通常のＣＶＤ法を用い、該基板上
に前記素子間分離溝１２ａ、１２ｂを上面まで埋めるの
に充分の厚さ、例えば０．５〜１〔μ宵〕程度の厚さを
有するＣＶＤ−８ｉＯ＋＋膜１４を形成する。な３＝−
１この除前記Ｂ＋注入領域２１′はｐ＋〜チャネル・カ
ッ） １５４域２１となる。
次いで通常のＣＨＦ３を用いるｌ？、 Ｉ Ｅ手段によ
り該基板上のＣＶＤ ５ｔ０２膜１４を選択的に除去
し、第３図に）に示すように、口１Ｊ記系子Ｉ！１１分
篩γ１’１Ｊ１２ａ。
り該基板上のＣＶＤ ５ｔ０２膜１４を選択的に除去
し、第３図に）に示すように、口１Ｊ記系子Ｉ！１１分
篩γ１’１Ｊ１２ａ。
１２ｂ内に薄い熱酸化膜１３を介してＣＶＤ＝ＳｉＯ。
ｊ模１４が上面寸で埋込１れてなる”９’Ｅい１１％の
、を子間分甑′山域１！５ａ、１５ｂを形成する。この
除、基板上面には多結晶Ｓ１膜２５が表出する。
、を子間分甑′山域１！５ａ、１５ｂを形成する。この
除、基板上面には多結晶Ｓ１膜２５が表出する。
次いで四ふっ化炭素（ＣＦ４）十酸累（ｏ２’）等をエ
ツチング・ガスとして用いる通常のプラズマ・エツチン
グ手段等により該基板上面の多結晶Ｓｉ膜２５を除去し
た後、通常のＣＶＤ法により該基板上に耐酸化膜例えば
厚さ１ｏｏｏｃＡ）程度の窒化シリコン（ＳＬｔＮ、）
膜２８を形成し、次いで通常のフォト・エツチング手段
により、該Ｓ ｊｓＮＪｉｇ ２８に広い幅の末子間分
随・Ｐ１域に苅尾、する開孔２９ａ。
ツチング・ガスとして用いる通常のプラズマ・エツチン
グ手段等により該基板上面の多結晶Ｓｉ膜２５を除去し
た後、通常のＣＶＤ法により該基板上に耐酸化膜例えば
厚さ１ｏｏｏｃＡ）程度の窒化シリコン（ＳＬｔＮ、）
膜２８を形成し、次いで通常のフォト・エツチング手段
により、該Ｓ ｊｓＮＪｉｇ ２８に広い幅の末子間分
随・Ｐ１域に苅尾、する開孔２９ａ。
２９ｂを形成する。なお、前記伏い１１・苗の々ミ千間
分離領域１５ａ、１５ｂの上部は前記：３１３ Ｎ４膜
２８で覆われる。
分離領域１５ａ、１５ｂの上部は前記：３１３ Ｎ４膜
２８で覆われる。
次いで前記Ｓｉ３Ｎ４膜２Ｂの開孔２９ａ、２９ｂを介
して基叛面にＢ を通常の条件で注入し、ｐ型Ｓｔ基板
１１面に選択的に浅いＢ 注入領域２１′を形成する。
して基叛面にＢ を通常の条件で注入し、ｐ型Ｓｔ基板
１１面に選択的に浅いＢ 注入領域２１′を形成する。
次いで前ＥＳｉ、Ｎ、膜２８をマスクにして、通常通り
例えば加湿０２中に於て１０００［：℃）程度の温度で
選択熱酸化を行い、第３図（へ）に示すように、５ｈＮ
４膜２８の開孔部に広い幅の素子間を仕置）卜する選択
熱酸化膜１６ ａ、 １６ ｂを形成する。なおこの
際前記Ｂ＋注入領域２１′ はｐ＋型チャネルカット領
域２１になり、広い幅の素子間分離領域１７ａ、１７ｂ
等が形成される。
例えば加湿０２中に於て１０００［：℃）程度の温度で
選択熱酸化を行い、第３図（へ）に示すように、５ｈＮ
４膜２８の開孔部に広い幅の素子間を仕置）卜する選択
熱酸化膜１６ ａ、 １６ ｂを形成する。なおこの
際前記Ｂ＋注入領域２１′ はｐ＋型チャネルカット領
域２１になり、広い幅の素子間分離領域１７ａ、１７ｂ
等が形成される。
以上の工程によυ狭い幅の素子間分離領域１５ａ、１５
ｂ及び広い幅の素子間分離領域１７ａ。
ｂ及び広い幅の素子間分離領域１７ａ。
１７ｂ等の形成が完了する。
上記本発明の方法を完了した前記半導体基鈑１１上のＳ
ｉｓＮ＋＆￥ ２８を熱燐譚（）ｉｓ Ｐ ０４ ）
処理で、その下部の第１のＳ ｔｏｗ ＨｔＡ２４をふ
っ酸（Ｈ，Ｆ）処理等で除去した状態を示したのが第３
図（ト）である。
ｉｓＮ＋＆￥ ２８を熱燐譚（）ｉｓ Ｐ ０４ ）
処理で、その下部の第１のＳ ｔｏｗ ＨｔＡ２４をふ
っ酸（Ｈ，Ｆ）処理等で除去した状態を示したのが第３
図（ト）である。
即ち、本発明によって形成されたｎチャネル間Ｏ８ＩＣ
メモリ形成用のｐ型Ｓｉ基叛１１は、狭い幅の素子間分
離溝１２ａ、１２ｂ内に熱酸化膜１３を介してＣＶＤ
５１０ｓ膜１４が埋込まれてなる狭い幅のｒ子間分自
訃・目減１５ａ、１５ｂ（本実施例に於ては外側にｐ＋
型チャネル・カット領域２１が形成された）によって、
高密度に配設されるセル・トランジスタ形成領域３０が
分離表出されており、選択熱酸化膜ｌｅａ、１６ｂから
なる広い幅の素子間分離酸化膜１６ａ、１６ｂ（本実施
例では下部にｐ 型チャネル・カット領域が形成された
）からなる広い幅の素子間分離領域１７ａと１７ｂ、及
び前記狭い幅の素子間分離領域１５ｂと広い幅の素子間
分離領域１７ａとによって、比較的低密度に配設される
周辺トランジスタ形成領域３１ ａ、 ３ ｌ ｂが
分離表出されてなっている。
メモリ形成用のｐ型Ｓｉ基叛１１は、狭い幅の素子間分
離溝１２ａ、１２ｂ内に熱酸化膜１３を介してＣＶＤ
５１０ｓ膜１４が埋込まれてなる狭い幅のｒ子間分自
訃・目減１５ａ、１５ｂ（本実施例に於ては外側にｐ＋
型チャネル・カット領域２１が形成された）によって、
高密度に配設されるセル・トランジスタ形成領域３０が
分離表出されており、選択熱酸化膜ｌｅａ、１６ｂから
なる広い幅の素子間分離酸化膜１６ａ、１６ｂ（本実施
例では下部にｐ 型チャネル・カット領域が形成された
）からなる広い幅の素子間分離領域１７ａと１７ｂ、及
び前記狭い幅の素子間分離領域１５ｂと広い幅の素子間
分離領域１７ａとによって、比較的低密度に配設される
周辺トランジスタ形成領域３１ ａ、 ３ ｌ ｂが
分離表出されてなっている。
以後、通常のＩＡ ＯＳ ）ランジスタの形成方法に従
って、例えば第３図（ト）に示すように、セル・トラン
ジスタ形成領域３０に、ゲート酸化膜１８゜多結晶Ｓｔ
ゲート電極１９．ソース・ドレイン領域２０ａ、２０ｂ
からなるセル・トランジスタＴＲ１が、周辺トランジス
タ形成領域３１ａ、３１ｂにセル・トランジスタＴＲ＋
同様ゲート醸化膜１８゜多結晶Ｓｉゲート電極１９．ソ
ース・ドレイン領域２０ｃ、 ２０ｄ、 ２０ｅ、 ２
０ｆからなる周辺トランジスタＴＲ２が形成され、以後
繻縁膜の杉成、配線形成等がなされで、第２図に示すよ
う々ｎチャネルＭＯ８ＩＣメモリ素子が提供される。
って、例えば第３図（ト）に示すように、セル・トラン
ジスタ形成領域３０に、ゲート酸化膜１８゜多結晶Ｓｔ
ゲート電極１９．ソース・ドレイン領域２０ａ、２０ｂ
からなるセル・トランジスタＴＲ１が、周辺トランジス
タ形成領域３１ａ、３１ｂにセル・トランジスタＴＲ＋
同様ゲート醸化膜１８゜多結晶Ｓｉゲート電極１９．ソ
ース・ドレイン領域２０ｃ、 ２０ｄ、 ２０ｅ、 ２
０ｆからなる周辺トランジスタＴＲ２が形成され、以後
繻縁膜の杉成、配線形成等がなされで、第２図に示すよ
う々ｎチャネルＭＯ８ＩＣメモリ素子が提供される。
（ｇ） 発明の効果
上記実施１８０に示したように、本発明に於ては一半４
体基叛面に狭い１１−の素子間分離領域と広い幅の素子
間分離領域が作り分けられる。
体基叛面に狭い１１−の素子間分離領域と広い幅の素子
間分離領域が作り分けられる。
そして狭い幅の￥子間分離領域の幅は、従来の１／３程
度、即ち１〔μｍ）程贋まで縮小することがＵＪ能であ
る。
度、即ち１〔μｍ）程贋まで縮小することがＵＪ能であ
る。
従って本発明によれば、半導体メモリ′≠子のセル領域
のように小電力トランジスタ等の機能素子を多数個並設
する領域に於ける素子間分離領域の丘 幅ｌｌｌ従来に比べ大幅に縮小することができるので、
半導体ＩＣの高密度、高集積化が図れる。
のように小電力トランジスタ等の機能素子を多数個並設
する領域に於ける素子間分離領域の丘 幅ｌｌｌ従来に比べ大幅に縮小することができるので、
半導体ＩＣの高密度、高集積化が図れる。
児に勾発明に於ては、狭い幅の、内子１′１１分離領域
は埋込み構造で上面が平坦に形成され、又広い幅の君子
間分離領域は選択酸化法により上面がなだらかに形成さ
れる。
は埋込み構造で上面が平坦に形成され、又広い幅の君子
間分離領域は選択酸化法により上面がなだらかに形成さ
れる。
従って、本発明によれば、配線品質は確保され半導体Ｉ
Ｃの製造歩留まりや信頼性も向上する。
Ｃの製造歩留まりや信頼性も向上する。
第１図（イ）乃至に）は従来の素子間分離頭載形成方法
の工、１帽祈面図、第２図は本発明の構造に於ける一実
施例の断面図で、第３図（イ）乃至（イ）は本発明の方
法に於ける一実施例の工程断面口である。 図に於て、１１はｐ型シリコン基板、１２＋ １２ａ。 １２ｂは素子間分離溝、１３は薄い熱酸化膜、１４は気
相成長二酸化シリコン膜、１５，１５ａ１５ｂは狭い幅
の素子間分離領域、１６は選択熱酸化膜、１７．１７ａ
、１７ｂは広い幅の素子間分離領域、２４は第１の二酸
化シリコン膜、２５は多結晶シリコン膜、２６ａ、 ２
６ｂ＋ ２９ａ＋ ２９ｂは開孔、２７はレジスト膜、
２８は窒化シリコン膜、３０はセル・トランジスタ形成
領域、３１ａ＋ ３１ｂは周辺トランジスク形成・唄
城を示す。
の工、１帽祈面図、第２図は本発明の構造に於ける一実
施例の断面図で、第３図（イ）乃至（イ）は本発明の方
法に於ける一実施例の工程断面口である。 図に於て、１１はｐ型シリコン基板、１２＋ １２ａ。 １２ｂは素子間分離溝、１３は薄い熱酸化膜、１４は気
相成長二酸化シリコン膜、１５，１５ａ１５ｂは狭い幅
の素子間分離領域、１６は選択熱酸化膜、１７．１７ａ
、１７ｂは広い幅の素子間分離領域、２４は第１の二酸
化シリコン膜、２５は多結晶シリコン膜、２６ａ、 ２
６ｂ＋ ２９ａ＋ ２９ｂは開孔、２７はレジスト膜、
２８は窒化シリコン膜、３０はセル・トランジスタ形成
領域、３１ａ＋ ３１ｂは周辺トランジスク形成・唄
城を示す。
Claims (2)
- （１）半畳体栽機に蝕刻されたｒ＋’ｊに絶縁膜が埋込
まれた素子間分離領域と、選択酸化膜からなる素子間分
離領域とを有してなることを特徴とする半導体装Ｉｆ０ - （２）半導体基板面に溝を蝕刻し、該溝内に絶縁物を埋
込む工程、及び該半纏体基鈑面上に前記溝の上部を含ん
で該半導体基板面を選択的に榎う耐酸化膜を設けて該半
導体面を選択的に熱「ｊ化する工程を有することを特徴
とする半１ｊＩＬ体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112833A JPS594046A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112833A JPS594046A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594046A true JPS594046A (ja) | 1984-01-10 |
Family
ID=14596670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112833A Pending JPS594046A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198358A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体集積回路 |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
| US7814650B2 (en) * | 2002-08-21 | 2010-10-19 | Micron Technology, Inc. | Process of fabricating microelectronic structures |
-
1982
- 1982-06-30 JP JP57112833A patent/JPS594046A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198358A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体集積回路 |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
| KR100295999B1 (ko) * | 1997-06-20 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
| US6380018B1 (en) | 1997-06-20 | 2002-04-30 | Nec Corporation | Semiconductor device and method for the production thereof |
| US7814650B2 (en) * | 2002-08-21 | 2010-10-19 | Micron Technology, Inc. | Process of fabricating microelectronic structures |
| US8234782B2 (en) | 2002-08-21 | 2012-08-07 | Micron Technology, Inc. | Methods of fabricating microelectronic devices |
| US8931169B2 (en) | 2002-08-21 | 2015-01-13 | Micron Technology, Inc. | Methods of fabricating components for microelectronic devices |
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